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FPGA图像处理-图像浮雕效果处理

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31 0
安路-FPGA课程
安路课程: 图像算法 » 图像新手入门实验
安路系列: EG4
本帖最后由 UT发布 于 2025-4-3 09:09 编辑

软件版本:Anlogic -TD5.6.1-64bit
操作系统:WIN10 64bit
硬件平台:适用安路(Anlogic)FPGA
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1概述

本文简述了图像浮雕效果的算法,讲解如何进行Verilog的算法实现,并进行上板实验。

2算法原理简介

浮雕效果就是为了突出图像中的变化部分,降低图像中相似的部分,使图像中出现纵深感,以达到浮雕的效果。

一般的处理流程是,将要处理的像素点的左上角像素与右下角的像素做差值然后加上128,大于255就把该像素换成255,小于0则换成0,其他的不做任何处理。

image_relief_d(i,j) =image_gray(i-1,j-1) - image_gray(i+1,j+1) + 128;

为了简便计算本文将采用一行像素中前后两个像素做差值然后加上一个阈值补偿,大于255就把该像素换成255,小于0则换成0,其他的不做任何处理。

image_relief_d(i,j) =image_gray(i,j+1) - image_gray(i,j) + value;

3算法仿真
3.1Matlab算法仿真
3.1.1Matlab算法代码分析
  1. clear;clear all;clc;
  2. image_in = imread('lena_1280x720.jpg');
  3. [row,col,n] = size(image_in);
  4. image_gray  = rgb2gray(image_in);
  5. image_relief_d=zeros(size(image_gray),'like',image_gray);
  6. for i = 2:1:row-1
  7.     for j = 2:1:col-1
  8.                 image_relief_d(i,j) =image_gray(i-1,j-1) - image_gray(i+1,j+1) + 128;
  9.                 if(image_relief_d(i,j) > 255)
  10.                         image_relief_d(i,j) = 255;
  11.                 elseif(image_relief_d(i,j) < 0)        
  12.                         image_relief_d(i,j) = 0;
  13.                 end
  14.                         
  15.     end
  16. end
  17. image_relief_d1=zeros(size(image_gray),'like',image_gray);
  18. for i = 2:1:row-1
  19.     for j = 2:1:col-1
  20.                 image_relief_d1(i,j) =image_gray(i-1,j-1) - image_gray(i+1,j+1) + 128;
  21.                 if(image_relief_d1(i,j) > 255)
  22.                         image_relief_d1(i,j) = 255;
  23.                 elseif(image_relief_d1(i,j) < 0)        
  24.                         image_relief_d1(i,j) = 0;
  25.                 end
  26.                         
  27.     end
  28. end
  29. subplot(311);  
  30. imshow(image_gray); title('the image gray image');
  31. subplot(312);  
  32. imshow(image_relief_d); title('the image relief image');
  33. subplot(313);  
  34. imshow(image_relief_d1); title('the image relief 1 image');
复制代码
3.1.2Matlab实验结果
image.jpg
3.2Verilog算法仿真
3.2.1Modelsim仿真
3.2.1.1仿真执行

在件夹Algorithm_simulation下进行算法的仿真,分为simsrctb三个子文件夹。在sim文件夹下有win系统的快捷执行文件sim.bat,可以一键进行仿真,src文件下放的是Verilog的核心图像算法及其顶层与输入图像激励,tb文件下放的是测试激励文件及输出图像的保存。

双击执行sim文件夹下sim.bat,自动打开Modelsim仿真,自动添加仿真波形,执行完成后自动保存图像,仿真波形如图所示:

image.jpg

3.2.1.2仿真关键部分代码解析

Sim.do执行仿真代码,文件内容如下:

  1. #
  2. # Create work library
  3. #
  4. vlib work
  5. #
  6. # Compile sources
  7. #
  8. vlog "../src/*.v"
  9. vlog "../tb/*.v"
  10. #
  11. # Call vsim to invoke simulator
  12. #
  13. vsim -voptargs=+acc work.top_tb
  14. #
  15. # Add waves
  16. #
  17. do wave.do
  18. #
  19. # Run simulation
  20. #
  21. run -all
  22. #
  23. # End
复制代码

图像输入代码部分:

  1. reg                 en;
  2. reg [12:0]         h_syn_cnt = 'd0;
  3. reg [12:0]         v_syn_cnt = 'd0;
  4. reg [23:0]         image [0 : H_ACTIVE*V_ACTIVE-1];
  5. reg [31:0]         image_cnt = 'd0;
  6. //读取txt文件到image数组中
  7. initial begin
  8.         $readmemh("../matlab_src/image_720_1280_3.txt", image);
  9. end
  10. // 行扫描计数器
  11. always@(posedge i_clk)
  12. begin
  13.         if(h_syn_cnt == H_TOTAL_TIME-1)
  14.         h_syn_cnt <= 0;
  15.     else
  16.         h_syn_cnt <= h_syn_cnt + 1;
  17. end
  18. // 列扫描计数器
  19. always@(posedge i_clk)
  20. begin
  21.         if(h_syn_cnt == H_TOTAL_TIME-1)
  22.         begin
  23.         if(v_syn_cnt == V_TOTAL_TIME-1)
  24.             v_syn_cnt <= 0;
  25.         else
  26.             v_syn_cnt <= v_syn_cnt + 1;
  27.         end
  28. end
  29. // 行同步控制
  30. always@(posedge i_clk)
  31. begin
  32.     if(h_syn_cnt < H_SYNC_TIME)
  33.         o_hsyn <= 0;
  34.     else
  35.         o_hsyn <= 1;
  36. end
  37. // 场同步控制
  38. always@(posedge i_clk)
  39. begin
  40.     if(v_syn_cnt < V_SYNC_TIME)
  41.         o_vsyn <= 0;
  42.     else
  43.         o_vsyn <= 1;
  44. end
  45. // 坐标使能.
  46. always@(posedge i_clk)
  47. begin
  48.     if(v_syn_cnt >= V_SYNC_TIME + V_BACK_PORCH && v_syn_cnt < V_SYNC_TIME + V_BACK_PORCH + V_ACTIVE)
  49.     begin
  50.         if(h_syn_cnt >= H_SYNC_TIME + H_BACK_PORCH && h_syn_cnt < H_SYNC_TIME + H_BACK_PORCH + H_ACTIVE)
  51.             en <= 1;
  52.         else
  53.             en <= 0;
  54.     end
  55.     else
  56.         en <= 0;
  57. end
  58. always@(posedge i_clk)
  59. begin
  60.     if(en)
  61.         begin
  62.                 o_r                 <= image[image_cnt][23:16];
  63.                 o_g                 <= image[image_cnt][15:8];
  64.                 o_b                 <= image[image_cnt][7:0];
  65.             image_cnt         <= image_cnt + 1;
  66.         end
  67.         else if(image_cnt == H_ACTIVE*V_ACTIVE)
  68.         begin
  69.                 o_r                 <= 8'h00;
  70.                 o_g                 <= 8'h00;
  71.                 o_b                 <= 8'h00;
  72.             image_cnt         <= 'd0;
  73.         end        
  74.     else
  75.         begin
  76.                 o_r                 <= 8'h00;
  77.                 o_g                 <= 8'h00;
  78.                 o_b                 <= 8'h00;
  79.             image_cnt         <= image_cnt;
  80.         end        
  81. end
  82. always@(posedge i_clk)
  83. begin
  84.         // if(image_cnt >= H_ACTIVE*V_ACTIVE)
  85.                 // o_en <= 0;
  86.         // else
  87.                 o_en <= en;
  88. end
复制代码

图像输出保存代码部分:

  1. reg             clk;
  2. reg             rst_n;
  3. integer                 image_txt;
  4. reg [31:0]                 pixel_cnt;
  5. wire[23:0]          data;
  6. wire            de;
  7. top u_top
  8. (
  9.     .i_clk                              (clk                ),
  10.     .i_rst_n                      (rst_n              ),
  11.     .o_gray_data             (data               ),
  12.     .o_gray_de               (de                 )
  13. );
  14. always #(1) clk = ~clk;
  15. initial
  16. begin
  17.         clk   = 1;
  18.     rst_n = 0;         
  19.         #100
  20.     rst_n = 1;
  21.         
  22. end
  23. glbl glbl();
  24. initial
  25. begin
  26.     image_txt = $fopen("../matlab_src/image_720_1280_3_out.txt");
  27. end
  28. always@(posedge clk or negedge rst_n)
  29. begin
  30.     if(!rst_n)
  31.         begin
  32.         pixel_cnt <= 0;
  33.     end
  34.     else if(de)
  35.         begin
  36.         pixel_cnt = pixel_cnt + 1;
  37.         $fwrite(image_txt,"%h\n",data);
  38.     end
  39. end
  40. always@(posedge clk )
  41. begin
  42.         if(pixel_cnt == 720*1280)
  43.         begin
  44.                 $display("*******************************************************************************");               
  45.                 $display("*** Success:image_720_1280_3_out.txt is output complete! %t", $realtime, "ps***");
  46.                 $display("*******************************************************************************");
  47.                         $fclose(image_txt);
  48.                 $stop;
  49.         end        
  50. end
复制代码
3.2.2Modelsim实验结果

matlab查看输入输出的图像代码部分:

  1. clear;clear all;clc;
  2. row = 720;  
  3. col = 1280;  
  4. n   = 1;   
  5. image_sim_pass = uint8(zeros(row,col,n));
  6. fid = fopen('image_720_1280_1_out.txt','r');
  7. for x = 1:row
  8.     for y = 1:col
  9.         RGB = fscanf(fid,'%s',1);
  10.         image_sim_pass(x,y,1) = uint8(hex2dec(RGB(1:2)));
  11. %         image_sim_pass(x,y,2) = uint8(hex2dec(RGB(3:4)));
  12. %         image_sim_pass(x,y,3) = uint8(hex2dec(RGB(5:6)));              
  13.     end
  14. end
  15. fclose(fid);
  16. image_1 = imread('lena_1280x720.jpg');
  17. subplot(121);
  18. imshow(image_1), title('The original image');
  19. subplot(122);
  20. imshow(image_sim_pass),title('After processing images');
  21. imwrite(image_sim_pass,'lena_1280x720_sim_pass.jpg');
复制代码
image.jpg
4工程实现4.1Verilog代码分析
变量声明
  1. reg [1:0]        hsyn_reg;
  2. reg [1:0]        vsyn_reg;
  3. reg [1:0]        en_reg;
  4. reg [7:0]        gray_reg;
  5. reg [7:0]        gray_reg_1d;
  6. wire signed [9:0]        relief;
复制代码
输出赋值
  1. assign                 o_hs                = hsyn_reg[1];
  2. assign                 o_vs                = vsyn_reg[1];
  3. assign                 o_en                = en_reg[1];               
  4. assign                 o_gray                = gray_reg_1d;
  5. assign                 relief                 = gray_d0[15:8] - gray_reg + value;
复制代码
灰度计算过程
  1. // gray1 =  0.299 * image_in_r + 0.587 * image_in_g + 0.114 * image_in_b;
  2. // gray1 =  256*(0.299 * image_in_r + 0.587 * image_in_g + 0.114 * image_in_b)>>8;
  3. // gray1 =  (77 * image_in_r + 150 * image_in_g + 29 * image_in_b)>>8;
复制代码
中间变量声明
  1. reg [15:0] r_d0;
  2. reg [15:0] g_d0;
  3. reg [15:0] b_d0;
  4. reg [15:0] gray_d0;
  5. reg [1:0] hsyn;
  6. reg [1:0] vsyn;
  7. reg [1:0] de;
复制代码
执行乘法运算
  1. always@(posedge i_clk or negedge i_rst_n)
  2. begin
  3.     if(!i_rst_n)
  4.         begin
  5.         r_d0 <= 16'd0;
  6.         g_d0 <= 16'd0;
  7.         b_d0 <= 16'd0;
  8.     end
  9.     else
  10.         begin
  11.         r_d0 <= 77  * i_r;
  12.         g_d0 <= 150 * i_g;
  13.         b_d0 <= 29  * i_b;               
  14.     end
  15. end
复制代码
执行加法运算
  1. always@(posedge i_clk or negedge i_rst_n)
  2. begin
  3.     if(!i_rst_n)
  4.         begin
  5.                 gray_d0 <= 16'd0;
  6.     end
  7.     else
  8.         begin
  9.                 gray_d0 <= r_d0 + g_d0 + b_d0;         
  10.     end
  11. end
复制代码
进行数据同步
  1. always@(posedge i_clk )
  2. begin
  3.         hsyn        <= {hsyn[0],i_hsyn};
  4.         vsyn        <= {vsyn[0],i_vsyn};
  5.         de                <= {de[0],i_de};
  6. end
复制代码
数据同步
  1. always@(posedge i_clk or negedge i_rst_n)
  2. begin
  3.     if(!i_rst_n)
  4.         begin
  5.         hsyn_reg        <= 'd0;
  6.                 vsyn_reg        <= 'd0;
  7.                 en_reg                <= 'd0;
  8.                 gray_reg        <= 'd0;        
  9.     end
  10.     else
  11.         begin
  12.         hsyn_reg        <= {hsyn_reg[0],hsyn};
  13.                 vsyn_reg        <= {vsyn_reg[0],vsyn};
  14.                 en_reg                <= {en_reg[0],de};
  15.                 gray_reg        <= gray_d0[15:8];                     
  16.     end
  17. end
复制代码
进行浮雕算法判别
  1. always@(posedge i_clk or negedge i_rst_n)
  2. begin
  3.     if(!i_rst_n)
  4.         begin
  5.         gray_reg_1d        <= 'd0;
  6.     end
  7.     else if(relief > 255)
  8.         begin
  9.         gray_reg_1d        <= 255;           
  10.     end
  11.     else if(relief < 0)
  12.         begin
  13.         gray_reg_1d        <= 0;           
  14.     end        
  15.     else
  16.         begin
  17.         gray_reg_1d        <= relief;           
  18.     end        
  19. end
复制代码
4.2工程结构
工程结构如图所示:
image.jpg

图像数据通过摄像头采集进来,先缓存在fifo中,然后通过写状态机,将图像数据送进DDR进行缓存,缓存后的图像数据从DDR中取出,通过读状态机送出到fifo中,然后算法处理模块在fifo中取出数据,完成数据处理后送到LCD进行显示输出。


5上板实验
image.jpg

点击下载后,可以看到正常的输出如下所示,摄像头的分辨率为640x480。浮雕效果在整个视频上,如图所示:

image.jpg

米联客几个字如同突出来一样,实现了图像浮雕的效果。

























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