FPGA图像处理-视频水印效果处理

UT发布 · 发表于昨天 09:16

本帖最后由 UT发布于 2025-4-3 09:24 编辑

软件版本：Anlogic -TD5.6.1-64bit

操作系统：WIN10 64bit

硬件平台：适用安路(Anlogic)FPGA

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1概述

本文简述了视频水印效果的算法，讲解如何进行Verilog的算法实现，并进行上板实验。

2算法原理简介

视频水印效果就是在实时的视频流中添加特定的图片，就是图片叠加在视频流里。先划定一块区域用于填充水印，把水印图片存储在固定的ROM块中，每来一帧图像便刷新一次水印进去。如图所示，需要在显示时计算出蓝色方块出现的位置即显示的位置坐标，等到行列刷新到时这个位置时从ROM中取出水印的图像。

3算法仿真

3.1Verilog算法仿真

3.1.1Modelsim仿真

3.1.1.1仿真执行

在件夹Algorithm_simulation下进行算法的仿真，分为sim，src和tb三个子文件夹。在sim文件夹下有win系统的快捷执行文件sim.bat，可以一键进行仿真，src文件下放的是Verilog的核心图像算法及其顶层与输入图像激励，tb文件下放的是测试激励文件及输出图像的保存。

双击执行sim文件夹下sim.bat，自动打开Modelsim仿真，自动添加仿真波形，执行完成后自动保存图像，仿真波形如图所示：

3.1.1.2仿真关键部分代码解析

Sim.do执行仿真代码，文件内容如下：

#
# Create work library
#
vlib work
#
# Compile sources
#
vlog "../src/*.v"
vlog "../tb/*.v"
#
# Call vsim to invoke simulator
#
vsim -voptargs=+acc work.top_tb
#
# Add waves
#
do wave.do
#
# Run simulation
#
run -all
#
# End
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图像输入代码部分：

reg                 en;
reg [12:0]         h_syn_cnt = 'd0;
reg [12:0]         v_syn_cnt = 'd0;
reg [23:0]         image [0 : H_ACTIVE*V_ACTIVE-1];
reg [31:0]         image_cnt = 'd0;

//读取txt文件到image数组中
initial begin
        $readmemh("../matlab_src/image_720_1280_3.txt", image);
end

// 行扫描计数器
always@(posedge i_clk)
begin
        if(h_syn_cnt == H_TOTAL_TIME-1)
        h_syn_cnt <= 0;
    else
        h_syn_cnt <= h_syn_cnt + 1;
end

// 列扫描计数器
always@(posedge i_clk)
begin
        if(h_syn_cnt == H_TOTAL_TIME-1)
        begin
        if(v_syn_cnt == V_TOTAL_TIME-1)
            v_syn_cnt <= 0;
        else
            v_syn_cnt <= v_syn_cnt + 1;
        end
end

// 行同步控制
always@(posedge i_clk)
begin
    if(h_syn_cnt < H_SYNC_TIME)
        o_hsyn <= 0;
    else
        o_hsyn <= 1;
end

// 场同步控制
always@(posedge i_clk)
begin
    if(v_syn_cnt < V_SYNC_TIME)
        o_vsyn <= 0;
    else
        o_vsyn <= 1;
end

// 坐标使能.
always@(posedge i_clk)
begin
    if(v_syn_cnt >= V_SYNC_TIME + V_BACK_PORCH && v_syn_cnt < V_SYNC_TIME + V_BACK_PORCH + V_ACTIVE)
    begin
        if(h_syn_cnt >= H_SYNC_TIME + H_BACK_PORCH && h_syn_cnt < H_SYNC_TIME + H_BACK_PORCH + H_ACTIVE)
            en <= 1;
        else
            en <= 0;
    end
    else
        en <= 0;
end

always@(posedge i_clk)
begin
    if(en)
        begin
                o_r                 <= image[image_cnt][23:16];
                o_g                 <= image[image_cnt][15:8];
                o_b                 <= image[image_cnt][7:0];
            image_cnt         <= image_cnt + 1;
        end
        else if(image_cnt == H_ACTIVE*V_ACTIVE)
        begin
                o_r                 <= 8'h00;
                o_g                 <= 8'h00;
                o_b                 <= 8'h00;
            image_cnt         <= 'd0;
        end        
    else
        begin
                o_r                 <= 8'h00;
                o_g                 <= 8'h00;
                o_b                 <= 8'h00;
            image_cnt         <= image_cnt;
        end        
end

always@(posedge i_clk)
begin

        // if(image_cnt >= H_ACTIVE*V_ACTIVE)
                // o_en <= 0;
        // else
                o_en <= en;
end
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图像输出保存代码部分：

reg             clk; 
reg             rst_n;

integer                 image_txt;

reg [31:0]                 pixel_cnt;
wire[23:0]          data; 
wire            de; 


top u_top
(
    .i_clk                              (clk                ),
    .i_rst_n                      (rst_n              ),
    .o_gray_data             (data               ),
    .o_gray_de               (de                 )
);

always #(1) clk = ~clk;

initial 
begin
        clk   = 1;
    rst_n = 0;         
        #100
    rst_n = 1;
        
end

glbl glbl();

initial 
begin
    image_txt = $fopen("../matlab_src/image_720_1280_3_out.txt");
end

always@(posedge clk or negedge rst_n) 
begin
    if(!rst_n) 
        begin
        pixel_cnt <= 0;
    end
    else if(de) 
        begin
        pixel_cnt = pixel_cnt + 1;
        $fwrite(image_txt,"%h\n",data);
    end
end

always@(posedge clk ) 
begin
        if(pixel_cnt == 720*1280)
        begin
                $display("*******************************************************************************");                
                $display("*** Success:image_720_1280_3_out.txt is output complete! %t", $realtime, "ps***");
                $display("*******************************************************************************");
                        $fclose(image_txt);
                $stop;
        end        
end
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3.1.2Modelsim实验结果

matlab查看输入输出的图像代码部分：

clear;clear all;clc;

row = 720;  
col = 1280;  
n   = 3;    

image_sim_pass = uint8(zeros(row,col,n));
fid = fopen('image_720_1280_3_out.txt','r');
for x = 1:row
    for y = 1:col
        RGB = fscanf(fid,'%s',1);
        image_sim_pass(x,y,1) = uint8(hex2dec(RGB(1:2)));
        image_sim_pass(x,y,2) = uint8(hex2dec(RGB(3:4)));
        image_sim_pass(x,y,3) = uint8(hex2dec(RGB(5:6)));              
    end 
end
fclose(fid);

image_1 = imread('lena_1280x720.jpg');

subplot(121);
imshow(image_1), title('The original image');

subplot(122);
imshow(image_sim_pass),title('After processing images');

imwrite(image_sim_pass,'lena_720x128_sim_pass.jpg');   
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4工程实现

4.1Verilog代码分析

定义水印的大小和坐标。

parameter  H_ACTIVE                 = 128; //水印区域宽度                              
parameter  V_ACTIVE                 = 36;  //水印区域高度
parameter  BEGIN_X          = 891; //水印起始坐标
parameter  BEGIN_Y          = 5; //水印起始坐标

变量声明。
reg  [10:0]             h_cnt;
reg  [10:0]             v_cnt;
reg  [10:0]             x_pos;
reg  [10:0]             y_pos;
reg  [12:0]                 rd_addr;
reg                                        o_de;
reg                                        o_de1;
reg                                 hsyn_d0;
reg                                        vsyn_d0;
reg                                        en_pos_d0;
reg                                 hsyn_d1;
reg                                        vsyn_d1;
reg                                        en_pos_d1;
reg  [7:0]                  r_d;
reg  [7:0]                  g_d;
reg  [7:0]                  b_d;

reg  [7:0]                  r_d1;
reg  [7:0]                  g_d1;
reg  [7:0]                  b_d1;

wire [7:0]                  r_d0;
wire [7:0]                  g_d0;
wire [7:0]                  b_d0;
wire                                   de_d0;//显示区域使能信号
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输出信号赋值。

assign o_r   = o_de1 ? r_d0 : r_d1;
assign o_g   = o_de1 ? g_d0 : g_d1;
assign o_b   = o_de1 ? b_d0 : b_d1;
assign o_hs  = hsyn_d1;
assign o_vs  = vsyn_d1;
assign o_en  = en_pos_d1;
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水印区域使能计算。

assign de_d0 = i_en_pos && (x_pos >= BEGIN_X)&&(x_pos < BEGIN_X + H_ACTIVE)&&
                           (y_pos >= BEGIN_Y)&&(y_pos < BEGIN_Y + V_ACTIVE) ? 1'b1:1'b0;

//同步输出使能信号
always@(posedge i_clk ) 
begin        
        hsyn_d0                <= i_hsyn;
        vsyn_d0                <= i_vsyn;
        en_pos_d0        <= i_en_pos;
        hsyn_d1                <= hsyn_d0;        
        vsyn_d1                <= vsyn_d0;        
        en_pos_d1        <= en_pos_d0;        
        r_d                        <= i_r;
        g_d                        <= i_g;
        b_d                        <= i_b;
        r_d1                <= r_d;
        g_d1                <= g_d;
        b_d1                <= b_d;        
end

//x计数
always@(posedge i_clk or negedge i_rst_n) 
begin
    if(!i_rst_n)
        begin
        x_pos <= 11'd0;
    end
    else if(i_en_pos)
        begin
                if(x_pos == 1024 - 1'b1)
                        x_pos <= 11'd0;
                else 
                        x_pos <= x_pos + 11'd1;
    end
end

//y计数
always@(posedge i_clk or negedge i_rst_n) 
begin
    if(!i_rst_n)
        begin
        y_pos <= 11'd0;
    end
    // else if(x_pos == 1280 - 1'b1)
    else if(!i_en_pos && en_pos_d0)        
        begin
                if(y_pos == 600 - 1'b1)
                        y_pos <= 11'd0;
                else 
                        y_pos <= y_pos + 11'd1;
    end
end
//显示区域行计数
always@(posedge i_clk or negedge i_rst_n) 
begin
    if(!i_rst_n)
        begin
        h_cnt <= 11'd0;
    end
    else if(de_d0)
        begin
                if(h_cnt == H_ACTIVE - 1'b1)
                        h_cnt <= 11'd0;
                else 
                        h_cnt <= h_cnt + 11'd1;
    end
end

//显示区域场计数
always@(posedge i_clk or negedge i_rst_n) 
begin
    if(!i_rst_n)
        begin
        v_cnt <= 11'd0;
    end
    else if(h_cnt == H_ACTIVE - 1'b1)
        begin
                if(v_cnt == V_ACTIVE - 1'b1)
                        v_cnt <= 11'd0;
                else 
                        v_cnt <= v_cnt + 11'd1;
    end
end

//水印显示区域存储ROM
image_36_128_rom u_image_buffer( 
        .doa        ({r_d0,g_d0,b_d0}), 
        .addra        (rd_addr                 ), 
        .clka        (i_clk                         ), 
        .rsta        (1'b0                         ) 
);


//读取地址更新
always@(posedge i_clk or negedge i_rst_n) 
begin
    if(!i_rst_n)
        begin
        rd_addr <= 'd0;
    end
    else if(de_d0)
        begin
                rd_addr <= v_cnt * H_ACTIVE + h_cnt;
    end
end

//同步输出使能信号
always@(posedge i_clk ) 
begin
        o_de         <= de_d0;
        o_de1         <= o_de;        
end
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