FPGA图像处理-图像二值化膨胀处理

UT发布 · 发表于昨天 09:45

本帖最后由 UT发布于 2025-4-3 09:51 编辑

软件版本：Anlogic -TD5.6.1-64bit

操作系统：WIN10 64bit

硬件平台：适用安路(Anlogic)FPGA

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1概述

本文简述了图像二值化膨胀处理的算法，讲解如何进行Verilog的算法实现，并进行上板实验。

2算法原理简介

膨胀操作是形态学图像处理的基础。

膨胀操作是“生长”或“变粗”二值图像中的物体。以3x3的滑动模板为例，具体操作是当这九个像素点只要有一个白色（“1”）时输出白色（“1”），仅当九个像素点全为黑色（“0”）时输出黑色（“0”）。使用逻辑或运算进行操作，就可以实现膨胀的效果。

3算法仿真
3.1Matlab算法仿真
3.1.1Matlab算法代码分析

源代码如下：

clear;clear all;clc;

image_in = imread('geeker_fpga.jpg');
[row,col,n] = size(image_in); 
image_gray  = rgb2gray(image_in); 

image_binary=zeros(row,col);
for i=1:row   
    for j=1:col   
        if image_gray(i,j) > 92   
            image_binary(i,j)=255;   
        else   
            image_binary(i,j)=0;   
        end   
    end   
end  

image_dilate_0=zeros(row,col);
for i = 2:1:row-1
    for j = 2:1:col-1
                image_dilate_0(i,j) =...
                image_binary(i-1,j-1)|image_binary(i-1,j)|image_binary(i-1,j+1)|...
                image_binary(i,j-1)  |image_binary(i,j)  |image_binary(i,j+1)  |...
                image_binary(i+1,j-1)|image_binary(i+1,j)|image_binary(i+1,j+1);
    end
end
image_dilate_1=zeros(row,col);
for i = 2:1:row-1
    for j = 2:1:col-1
                image_dilate_1(i,j) =...
                image_dilate_0(i-1,j-1)|image_dilate_0(i-1,j)|image_dilate_0(i-1,j+1)|...
                image_dilate_0(i,j-1)  |image_dilate_0(i,j)  |image_dilate_0(i,j+1)  |...
                image_dilate_0(i+1,j-1)|image_dilate_0(i+1,j)|image_dilate_0(i+1,j+1);
    end
end
image_dilate_2=zeros(row,col);
for i = 2:1:row-1
    for j = 2:1:col-1
                image_dilate_2(i,j) =...
                image_dilate_1(i-1,j-1)|image_dilate_1(i-1,j)|image_dilate_1(i-1,j+1)|...
                image_dilate_1(i,j-1)  |image_dilate_1(i,j)  |image_dilate_1(i,j+1)  |...
                image_dilate_1(i+1,j-1)|image_dilate_1(i+1,j)|image_dilate_1(i+1,j+1);
    end
end

subplot(321);  
imshow(image_gray); title('the image gray image');
subplot(322);  
imshow(image_binary); title('the image binary image');
subplot(323);  
imshow(image_dilate_0); title('the image dilate 0 image');
subplot(324);  
imshow(image_dilate_1); title('the image dilate 1 image');
subplot(325);  
imshow(image_dilate_2); title('the image dilate 2 image');
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3.1.2Matlab实验结果

我们对实验图像进行了二值化操作，然后进行了三次膨胀操作，每次的结果显示在图中，我们可以看到膨胀的次数越多，白色线条变的越来越粗。

3.2Verilog算法仿真

3.2.1Modelsim仿真

3.2.1.1仿真执行

在件夹Algorithm_simulation下进行算法的仿真，分为sim，src和tb三个子文件夹。在sim文件夹下有win系统的快捷执行文件sim.bat，可以一键进行仿真，src文件下放的是Verilog的核心图像算法及其顶层与输入图像激励，tb文件下放的是测试激励文件及输出图像的保存。

双击执行sim文件夹下sim.bat，自动打开Modelsim仿真，自动添加仿真波形，执行完成后自动保存图像，仿真波形如图所示：

3.2.1.2仿真关键部分代码解析

Sim.do执行仿真代码，文件内容如下：

#
# Create work library
#
vlib work
#
# Compile sources
#
vlog "../src/*.v"
vlog "../tb/*.v"
#
# Call vsim to invoke simulator
#
vsim -voptargs=+acc work.top_tb
#
# Add waves
#
do wave.do
#
# Run simulation
#
run -all
#
# End
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图像输入代码部分：

reg                 en;
reg [12:0]         h_syn_cnt = 'd0;
reg [12:0]         v_syn_cnt = 'd0;
reg [23:0]         image [0 : H_ACTIVE*V_ACTIVE-1];
reg [31:0]         image_cnt = 'd0;

//读取txt文件到image数组中
initial begin
        $readmemh("../matlab_src/image_720_1280_3.txt", image);
end

// 行扫描计数器
always@(posedge i_clk)
begin
        if(h_syn_cnt == H_TOTAL_TIME-1)
        h_syn_cnt <= 0;
    else
        h_syn_cnt <= h_syn_cnt + 1;
end

// 列扫描计数器
always@(posedge i_clk)
begin
        if(h_syn_cnt == H_TOTAL_TIME-1)
        begin
        if(v_syn_cnt == V_TOTAL_TIME-1)
            v_syn_cnt <= 0;
        else
            v_syn_cnt <= v_syn_cnt + 1;
        end
end

// 行同步控制
always@(posedge i_clk)
begin
    if(h_syn_cnt < H_SYNC_TIME)
        o_hsyn <= 0;
    else
        o_hsyn <= 1;
end

// 场同步控制
always@(posedge i_clk)
begin
    if(v_syn_cnt < V_SYNC_TIME)
        o_vsyn <= 0;
    else
        o_vsyn <= 1;
end

// 坐标使能.
always@(posedge i_clk)
begin
    if(v_syn_cnt >= V_SYNC_TIME + V_BACK_PORCH && v_syn_cnt < V_SYNC_TIME + V_BACK_PORCH + V_ACTIVE)
    begin
        if(h_syn_cnt >= H_SYNC_TIME + H_BACK_PORCH && h_syn_cnt < H_SYNC_TIME + H_BACK_PORCH + H_ACTIVE)
            en <= 1;
        else
            en <= 0;
    end
    else
        en <= 0;
end

always@(posedge i_clk)
begin
    if(en)
        begin
                o_r                 <= image[image_cnt][23:16];
                o_g                 <= image[image_cnt][15:8];
                o_b                 <= image[image_cnt][7:0];
            image_cnt         <= image_cnt + 1;
        end
        else if(image_cnt == H_ACTIVE*V_ACTIVE)
        begin
                o_r                 <= 8'h00;
                o_g                 <= 8'h00;
                o_b                 <= 8'h00;
            image_cnt         <= 'd0;
        end        
    else
        begin
                o_r                 <= 8'h00;
                o_g                 <= 8'h00;
                o_b                 <= 8'h00;
            image_cnt         <= image_cnt;
        end        
end

always@(posedge i_clk)
begin

        // if(image_cnt >= H_ACTIVE*V_ACTIVE)
                // o_en <= 0;
        // else
                o_en <= en;
end
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图像输出保存代码部分：

reg             clk; 
reg             rst_n;

integer                 image_txt;

reg [31:0]                 pixel_cnt;
wire[23:0]          data; 
wire            de; 


top u_top
(
    .i_clk                              (clk                ),
    .i_rst_n                      (rst_n              ),
    .o_gray_data             (data               ),
    .o_gray_de               (de                 )
);

always #(1) clk = ~clk;

initial 
begin
        clk   = 1;
    rst_n = 0;         
        #100
    rst_n = 1;
        
end

glbl glbl();

initial 
begin
    image_txt = $fopen("../matlab_src/image_720_1280_1_out.txt");
end

always@(posedge clk or negedge rst_n) 
begin
    if(!rst_n) 
        begin
        pixel_cnt <= 0;
    end
    else if(de) 
        begin
        pixel_cnt = pixel_cnt + 1;
        $fwrite(image_txt,"%h\n",data);
    end
end

always@(posedge clk ) 
begin
        if(pixel_cnt == 720*1280)
        begin
                $display("*******************************************************************************");                
                $display("*** Success:image_720_1280_1_out.txt is output complete! %t", $realtime, "ps***");
                $display("*******************************************************************************");
                        $fclose(image_txt);
                $stop;
        end        
end
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3.2.2Modelsim实验结果

matlab查看输入输出的图像代码部分：

clear;clear all;clc;

row = 720;  
col = 1280;  
n   = 3;    

image_sim_pass = uint8(zeros(row,col,n));
fid = fopen('image_720_1280_1_out.txt','r');
for x = 1:row
    for y = 1:col
        RGB = fscanf(fid,'%s',1);
        image_sim_pass(x,y,1) = uint8(hex2dec(RGB(1:2)));
       % image_sim_pass(x,y,2) = uint8(hex2dec(RGB(3:4)));
       % image_sim_pass(x,y,3) = uint8(hex2dec(RGB(5:6)));              
    end 
end
fclose(fid);

image_1 = imread('lena_1280x720.jpg');

subplot(121);
imshow(image_1), title('The original image');

subplot(122);
imshow(image_sim_pass),title('After processing images');

imwrite(image_sim_pass,'lena_720x128_sim_pass.jpg');   
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4工程实现
4.1Verilog代码分析

module image_dilate_filtering
(
        input   wire                                i_clk,
        input   wire                                i_rst_n,

        input        wire                                i_hsyn,
        input        wire                                i_vsyn,
        input        wire                                i_en,
        input        wire [7:0]                        i_binary,
        
        output        wire                                 o_hs,
        output        wire                                 o_vs,
        output        wire                                 o_en,        
        output  wire [7:0]                        o_binary
);

reg                    i_hsyn_d;
reg                    i_vsyn_d;
reg                    i_en_d;

reg         dilate_or;
reg  [7:0]        binary_reg;

wire [7:0]        r_temp_11;
wire [7:0]        r_temp_12;
wire [7:0]        r_temp_13;
wire [7:0]        r_temp_21;
wire [7:0]        r_temp_22;
wire [7:0]        r_temp_23;
wire [7:0]        r_temp_31;
wire [7:0]        r_temp_32;
wire [7:0]        r_temp_33;

assign o_hs         = i_hsyn_d;
assign o_vs         = i_vsyn_d;
assign o_en         =   i_en_d;
assign o_binary        = binary_reg;

always@(posedge i_clk ) 
begin
        i_hsyn_d <=        i_hsyn;
        i_vsyn_d <=        i_vsyn;
        i_en_d         <=        i_en;
             
end

image_template u_r_template
(
        .i_clk                        (i_clk                                ),
        .i_rst_n                (i_rst_n                        ),
        .i_en                        (i_en                                ),
        .i_data                        (i_binary                        ),
        .o_en                        (                                        ),
        .o_temp_11                (r_temp_11                        ),
        .o_temp_12                (r_temp_12                        ),
        .o_temp_13                (r_temp_13                        ),        
        .o_temp_21                (r_temp_21                        ),
        .o_temp_22                (r_temp_22                        ),
        .o_temp_23                (r_temp_23                        ),                
        .o_temp_31                (r_temp_31                        ),
        .o_temp_32                (r_temp_32                        ),
        .o_temp_33                (r_temp_33                        )
);


always@(posedge i_clk or negedge i_rst_n) 
begin
    if(!i_rst_n) 
        begin
        dilate_or <= 'd0;
    end
    else 
        begin
                dilate_or <= r_temp_11[0] ||
                             r_temp_12[0] ||
                             r_temp_13[0] ||
                             r_temp_21[0] ||
                             r_temp_22[0] ||
                             r_temp_23[0] ||
                             r_temp_31[0] ||
                             r_temp_32[0] ||
                             r_temp_33[0] ;
    end
end

always@(posedge i_clk or negedge i_rst_n) 
begin
    if(!i_rst_n) 
        begin
        binary_reg <= 'd0;
    end
    else if(dilate_or)
        begin
                binary_reg <= 'd255;
    end
    else 
        begin
                binary_reg <= 'd0;
    end        
end
endmodule
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