本实验以FPGA芯片EG4D20EG176为例，同时适用于安路其他FPGA芯片

实验目的:

1:掌握基于TD创建FPGA工程的方法

2:掌握基于TD新建FPGA代码文件

3:掌握基于TD调用PLL IP CORE

4:掌握基于TD添加时序约束

5:掌握基于TD添加PIN脚约束

创建一个新的空的工程(虽然是国产FPGA厂家，但是目前国内主流FPGA厂家都是采用英文菜单，这个符合FPGA开发的习惯)

Project Name:新建一个fpga工程名，这里米联客的教学类fpga工程统一命名为fpga_prj

Project Path:工程路径设置，这里我们需要根据自己的磁盘和文件管理路径合理设置

Device Family:设置器件的系列，这里设置EG4，因为我们的开发板采用的是EG4D20EG176这颗FPGA芯片

Device Name:设置芯片的名字，这里选择EG4D20EG176

首先根据米联客的代码管理规范,在对应的FPGA工程路径下创建uisrc路径，并且创建以下文件夹

01_rtl:放用户编写的rtl代码

02_sim:仿真文件或者工程

03_ip:放使用到的ip文件

04_pin:放fpga的pin脚约束文件或者时序约束文件

05_boot:放编译好的bit或者bin文件(一般为空)

06_doc:放本一些相关文档(一般为空)

当只有一个文件时，默认是Top文件（Top文件即顶层文件，定义了整个设计的框架。各模块可在底层文件中实现，在top文件中例化，从而便于设计、阅读和管理。通常在Top文件中，需要定义输入输出接口、时钟、复位信号等）

IP核是已预先设计好的电路功能模块。当需要完成相应的功能时，用户可以直接调用IP核、更改参数并实例化来实现，而不需要自己编写代码，提高了开发效率，减少了设计和调试的时间。

此处以PLL（锁相环）IP核为例。

Top文件代码：

`timescale 1ns / 1ps
module pll_test(
    input I_sysclk, //系统时钟输入
    output [1:0]O_up_led   //LED输出
);

wire clk0;
wire pll_lock;
reg [25:0] cnt;
assign O_up_led = {cnt[25:24]};//输出计数器的高位用于驱动LED

mypll mypll_u(
    .reset (1'b0),
    .refclk (I_sysclk),
    .clk0_out (clk0),//single output up to 200MHz
    .extlock (pll_lock)
);//PLL IP核例化，括号中为各接口在Top文件中声明的名称

always @ (posedge clk0 or negedge pll_lock)begin
    if (pll_lock == 1'b0)
        cnt = 26'b0;
    else
        cnt <= cnt + 1'b1; //cnt power on initial value is all 1
end

endmodule
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此时顶层文件下会出现问号文件，是因为我们在Top文件中对IP核进行了实例化，但尚未添加IP核。下面就来添加PLL IP核，在Tools菜单下选择IP Generator。

mypll mypll_u( //mypll为PLL IP核在该项目中的名称，mypll_u为实例化名称
    .reset (1'b0),//复位
    .refclk (I_sysclk),//PLL输入时钟
    .clk0_out (clk0),//PLL输出时钟
    .extlock (pll_lock)//PLL是否锁住
);//IP核实例化，括号中为各接口在Top文件中声明的名称
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