我们知道I2C总线具备广泛的用途，比如寄存器的配置，EEPROM的使用，更重要的是I2C总线上可以挂多种外设。 对于一些低速器件的访问非常节省IO资源，由于是标准的总线接口，使用起来非常方便。I2C总线是OC开路，支持双向传输，所以总线上需要上拉电阻，如下图。

实验目的：

1:学习I2C总线协议

2:熟悉ZYNQ I2C控制器的资源

3:掌握vitis-sdk下中断和polled两种模式的使用

4:掌握EEPROM的I2C访问时序

5:掌握vitis-sdk下对EEPROM的存储空间读写

由于节课讲解的I2C是基于ZYNQ的I2C控制器，实际上可以不需要非常清楚I2C的详细时序，但是作为初学者，如果第一次学习I2C总线的，还是有必要学习下。

I2C协议把传输的消息分为两种类型的帧：

一个地址帧 ：用于master指明消息发往哪个slave；

一个或多个数据帧： 由master发往slave的数据（或由slave发往master），每一帧是8-bit的数据。

注：协议要求每次放到SDA上的字节长度必须为8位，并且每个字节后须跟一个ACK位，在下面会讲到。

数据在SCL处于低电平时放到SDA上，并在SCL变为高电平后进行采样。读写数据和SCL上升沿之间的时间间隔是由总线上的设备自己定义的，不同芯片可能有差异。

I2C数据传输的时序图如下：

开始条件（start condition）：

为了标识传输正式启动，master设备会将SCL置为高电平（当总线空闲时，SDA和SCL都处于高电平状态），然后将SDA拉低，这样，所有slave设备就会知道传输即将开始。如果两个master设备在同一时刻都希望获得总线的所有权，那么谁先将SDA拉低，谁就赢得了总线的控制权。在整个通信期间，可以存在多个start来开启每一次新的通信序列（communication sequence），而无需先放弃总线的控制权，后面会讲到这种机制。

地址帧（address frame）：

地址帧总是在一次通信的最开始出现。一个7-bit的地址是从最高位（MSB）开始发送的，这个地址后面会紧跟1-bit的操作符，1表示读操作，0表示写操作。

接下来的一个bit是NACK/ACK，当这个帧中前面8bits发送完后，接收端的设备获得SDA控制权，此时接收设备应该在第9个时钟脉冲之前回复一个ACK（将SDA拉低）以表示接收正常，如果接收设备没有将SDA拉低，则说明接收设备可能没有收到数据（如寻址的设备不存在或设备忙）或无法解析收到的消息，如果是这样，则由master来决定如何处理（stop或repeated start condition）。

数据帧（data frames）：

在地址帧发送之后，就可以开始传输数据了。Master继续产生时钟脉冲，而数据则由master（写操作）或slave（读操作）放到SDA上。每个数据帧8bits，数据帧的数量可以是任意的，直到产生停止条件。每一帧数据传输（即每8-bit）之后，接收方就需要回复一个ACK或NACK（写数据时由slave发送ACK，读数据时由master发送ACK。当master知道自己读完最后一个byte数据时，可发送NACK然后接stop condition）。

停止条件（stop condition）：

当所有数据都发送完成时，master将产生一个停止条件。停止条件定义为：在SDA置于低电平时，将SCL拉高并保持高电平，然后将SDA拉高。

注意，在正常传输数据过程中，当SCL处于高电平时，SDA上的值不应该变化，防止意外产生一个停止条件。

重复开始条件（repeated start condition）：

有时master需要在一次通信中进行多次消息交换（例如与不同的slave传输消息，或切换读写操作），并且期间不希望被其他master干扰，这时可以使用“重复开始条件” —— 在一次通信中，master可以产生多次start condition，来完成多次消息交换，最后再产生一个stop condition结束整个通信过程。由于期间没有stop condition，因此master一直占用总线，其他master无法切入。

为了产生一个重复的开始条件，SDA在SCL低电平时拉高，然后SCL拉高。接着master就可以产生一个开始条件继续新的消息传输（按照正常的7-bit/10-bit地址传输时序）。重复开始条件的传输时序如下图所示：

时钟拉伸（clock stretching）：

有时候，低速slave可能由于上一个请求还没处理完，尚无法继续接收master的后续请求，即master的数据传输速率超过了slave的处理能力。这种情况下，slave可以进行时钟拉伸来要求master暂停传输数据 —— 通常时钟都是由master提供的，slave只是在SDA上放数据或读数据。而时钟拉伸则是slave在master释放SCL后，将SCL主动拉低并保持，此时要求master停止在SCL上产生脉冲以及在SDA上发送数据，直到slave释放SCL（SCL为高电平）。之后，master便可以继续正常的数据传输了。可见时钟拉伸实际上是利用了时钟同步的机制（见下文），只是时钟由slave产生。

如果系统中存在这种低速slave并且slave实现了clock stretching，则master必须实现为能够处理这种情况，实际上大部分slave设备中不包含SCL驱动器的，因此无法拉伸时钟。

所以更完整的I2C数据传输时序图为：

10-bit地址空间：

上面讲到I2C支持10-bit的设备地址，此时的时序如下图所示：

在10-bit地址的I2C系统中，需要两个帧来传输slave的地址。第一个帧的前5个bit固定为b11110，后接slave地址的高2位，第8位仍然是R/W位，接着是一个ACK位，由于系统中可能有多个10-bit slave设备地址的高2bit相同，因此这个ACK可能由多有slave设备设置。第二个帧紧接着第一帧发送，包含slave地址的低8位（7:0），接着该地址的slave回复一个ACK（或NACK）。

注意，10-bit地址的设备和7-bit地址的设备在一个系统中是可以并存的，因为7-bit地址的高5位不可能是b11110。实际上对于7-bit的从设备地址，合法范围为b0001XXX-b1110XXX，’X’表示任意值，因此该类型地址最多有112个（其他为保留地址[1]）。

两个地址帧传输完成后，就开始数据帧的传输了，这和7-bit地址中的数据帧传输过程相同。

时钟同步和仲裁：

如果两个master都想在同一条空闲总线上传输，此时必须能够使用某种机制来选择将总线控制权交给哪个master，这是通过时钟同步和仲裁来完成的，而被迫让出控制权的master则需要等待总线空闲后再继续传输。在单一master的系统上无需实现时钟同步和仲裁。

时钟同步：

时钟同步是通过I2C接口和SCL之间的线“与”（wired-AND）来完成的，即如果有多个master同时产生时钟，那么只有所有master都发送高电平时，SCL上才表现为高电平，否则SCL都表现为低电平。

总线仲裁：

总线仲裁和时钟同步类似，当所有master在SDA上都写1时，SDA的数据才是1，只要有一个master写0，那此时SDA上的数据就是0。一个master每发送一个bit数据，在SCL处于高电平时，就检查看SDA的电平是否和发送的数据一致，如果不一致，这个master便知道自己输掉仲裁，然后停止向SDA写数据。也就是说，如果master一直检查到总线上数据和自己发送的数据一致，则继续传输，这样在仲裁过程中就保证了赢得仲裁的master不会丢失数据。

输掉仲裁的master在检测到自己输了之后也不再产生时钟脉冲，并且要在总线空闲时才能重新传输。

仲裁的过程可能要经过多个bit的发送和检查，实际上两个master如果发送的时序和数据完全一样，则两个master都能正常完成整个的数据传输。

经过上面对I2C总线的介绍，下面我们介绍EEPROM 24C02的I2C总线读写控制。

24C02的容量位2Kbit=256Bytes，每1页16Bytes因此又16页。对于写操作一次最多写16Bytes,对于读操作可以一次全部读完256Bytes.

如下图，A0-A2是EEPROM I2C器件地址，SDA和SCL是EEPROM I2C总线SLAVE接口，WP是保护脚，一般接VCC。

我们看下24C02的写时序，可以看到，支持单个字节的写，以及多个字节的写。首先发送器件的地址，然后发送需要写EEPROM存储空间的地址，之后就是数据，对于读操作一次可以写1个字节或者多个字节。

我们看下24C02的读时序，可以看到，支持单个字节的读，以及多个字节的读。以下支持3种读的方式：

第一种：CURRENT ADDRESS READ 只要发送器件地址就能读数据

第二种：RANDOM READ 需要发送器件地址，然后发送内存地址，之后再发送器件地址并且读取到数据，支持连续读取。

第三种：SEQUENTIAL CURRENT READ 只要发送器件地址，就能连续读取当前地址的数据，支持连续读取。

教程代码中采用的是第二种方法。

XIICPS_CR寄存器XIICPS_CR_OFFSET (0x00U)

I2C控制寄存器

XIICPS_SR寄存器XIICPS_SR_OFFSET (0x04U)

I2C状态寄存器

XIICPS_ADDR寄存器XIICPS_ADDR_OFFSET (0x08U)

I2C地址寄存器

XIICPS_DATA寄存器XIICPS_DATA_OFFSET (0x0CU)

I2C数据寄存器

XIICPS_ISR寄存器XIICPS_ISR_OFFSET (0x10U)

I2C中断状态寄存器

XIICPS_TRANS_SIZE寄存器XIICPS_TRANS_SIZE_OFFSET (0x14U)

I2C发送大小寄存器

XIICPS_SLV_PAUSE寄存器XIICPS_SLV_PAUSE_OFFSET (0x18U)

XIICPS_TIME_OUT寄存器XIICPS_TIME_OUT_OFFSET (0x1CU)

I2C超时寄存器

XIICPS_IMR寄存器XIICPS_IMR_OFFSET (0x20U)

该寄存器对应于XIICPS_ISR中断状态寄存器中的中断是否被屏蔽了，是只读寄存器，当相应位的状态是1代表该中断被屏蔽了。

XIICPS_IER寄存器XIICPS_IER_OFFSET (0x24U)

该寄存器对应于XIICPS_ISR中断状态寄存器中的中断是否被使能了，当相应位设置位1代表该中断被使能。

XIICPS_IDR寄存器XIICPS_IDR_OFFSET (0x28U)

该寄存器对应于XIICPS_ISR中断状态寄存器中的中断是否被禁用了，当相应位设置位1代表该中断被禁用，同时会设置中断掩码寄存器XIICPS_IMR中相应的寄存器位位1。

详细的搭建过程这里不再重复，对于初学读者如果还不清楚如何创建SOC工程的，请学习“01Vitis Soc开发入门”这篇文章。

ZYNQ IP中设置I2C0

以下步骤简写，有不清楚的看第一篇文章。

1:单击Block文件à右键àGenerate the Output ProductsàGlobalàGenerate。

2:单击Block文件à右键à Create a HDL wrapper(生成HDL顶层文件)àLet vivado manager wrapper and auto-update(自动更新)。

3:添加配套工程路径下uisrc/04_pin/fpga_pin.xdc约束文件

4:生成Bit文件。

5:导出到硬件: FileàExport HardwareàInclude bitstream

6:导出完成后，对应工程路径的soc_hw路径下有硬件平台文件：system_wrapper.xsa的文件。根据硬件平台文件system_wrapper.xsa来创建需要Platform平台。

创建soc_base sdk platform和APP工程的过程不再重复，如果不清楚请参考本章节第一个demo。

右击soc_base编译，编译的时间可能会有点长

以下应用程序中给出了polled方式，以及中断方式两种方案。

此函数在polled模式中已经详细介绍，这里不再重复。

此函数在polled模式中已经详细介绍，这里不再重复。

此函数在polled模式中已经详细介绍，这里不再重复。

此函数用于设置I2C的中断回调函数，通过以下定义可以确定回调函数是通过无符号的指针函数定义。

(GicInstancePtr, I2cIntrId ,(Xil_InterruptHandler)XIicPs_MasterInterruptHandler, (void *)I2C_Ptr)

这个函数初步一看有点复杂，当I2C中断产生后，这个函数被调用。虽然有点复杂，但是当拆开分析并且结合前面的polled模式的代码分析，反而变的简单了，我们把这个函数代码分3个部分分析：1)发生部分；2)接收部分;3)中断回调部分

1)发生部分：只要数据没有发送完就会继续发送，如果发送完，设置StatusEvent |= XIICPS_EVENT_COMPLETE_SEND

2)接收部分：接收部分的代码和I2C 采用polled模式类似，可以阅读polled模式部分分析

3)中断回调部分:当所有数据发送或者接收完，回调函数I2cPs_Handler 被执行以及StatusEvent参数被传递。

这个函数是最终的回调函数，主要判断数据是否发送完毕，以及统计错误次数