相对于DAFS，PLL有很多优点：能很好的捕捉和跟踪所需要的频率，对杂散分量抑制较好，且使用较少的滤波器，电路体积小，功耗小，且易于集成，适合大规模生产，目前这种技术在频率合成中广泛应用。但PLL的缺点是频率转换稳定时间长，实时性不高，单个锁相环的频率间隔不能做得很小，压控振荡器产生的噪声也很大。

直接数字频率合成技术：

1971年3月，Tierney，Rader和Gold首先提出了以全数字技术，从相位概念出发直接合成所需波形的一种新的频率合成原理，称之为直接数字频率合成（DDS）

DDS技术具有很多的优点：
（1）频率分辨率较高，一般在0.01Hz左右，有的能做到1uHz，甚至更小；
（2）转换时间快，系统无反馈环节，其开环结构使得频率转换时间很短，最快可以达到纳秒级；
（3）具有输出任意波形的能力，只要将任意波形数据加载到ROM中，通过DAC输出，即可得到ROM存储的任意波形；
（4）具有调制能力，DDS是相位控制系统，有利于各种调制功能。DDS技术的这些优点，使它成为卫星定位、移动通信、数字通信等系统中信号源的首选。

接下来，我们来到这篇文章重点，DDS ip核部分讲解，直接数字频率合成（Direct Digital Synthesis,DDS）是一种通过数字信号处理技术生成的高精度、高分辨率模拟波形的技术。并支持灵活的频率切换和相位控制。

（1）累加器：通过频率控制字和相位控制字的累加，来取出波形数据表中相对应位置的数据。
（2）波形数据表：存储波形数据（我们主要采取matllab工具生成波形数据）。
（3）数模转换器：将离散数据变成连续的。
（4）低通滤波器：对数模转换器出来的波形进行滤波，达到一个平滑波形的作用。

了解了DDS的组成部分，我们再来具体看看，DDS是怎样生成任意频率以及任意相位的波形。我们从时域采样的角度去理解，有这样一个正弦波：

如果读者是入门者，并在之前写的时候只考虑实现，而不考虑资源利用，后面在学习过程中，可以再在实现后再优化下，看看资源利用率是否还可再降。

因为在如今这个卷的时代如果性能卷不上去，可以想想卷如何利用较少的资源，这个成功的结果往往会让我们的产品成本大大下降。所以设计时以及设计完没有优化资源的习惯，现在知道其重要性可以开始养成了。

然后我们再来谈谈何为DDS的误差（这里只讨论高位截断造成的误差）。

为了更小的频率分辨率，频率控制字的位宽越大越好。但是如果超出了查找地址位宽后，该如何去寻址呢？这是我们采取高位截断的方法（频率控制字位宽32，相位控制字位宽12，波形数据表位宽12来举例）

这是我们高位截断的verilog实现方法。那么看到这个你是否有疑问，为什么是高位截断，而不是低位截断。首先想给爱于思考的读者竖起大拇指。紧接着，且听我娓娓道来。比方说你现在手上有1kg的百元人民币，和1kg的1元人民币，但是你的行李箱只够装下1kg，这时答案也不用我多说吧，显而易见，肯定选择带走百元人民币（价值高）。那么言归正传，高位在此处的作用比起低位的作用大，所以我们采取高位截断，保留高位信息。但由于我们进行了这个操作，会导致在一定程度上有无法避免的误差。而且由于某些波形数据是浮点数，而FPGA本就不能很好的处理浮点数，也会导致误差（其他原因导致的误差本文暂不讨论）

这是我们封装的DDS IP(目前支持10个波形数据表，获取源码也可自己根据情况自行添加)

下面为一部分verilog源码:内部Rom

通过二维数据以及$readmemb()系统函数，实现波形文件的读取，相当于一个简易的Rom IP。而不直接调用Rom IP节省极大的资源。

相位累加器:

通过不断的累加，来改变rom的寻址地址，实现波形数据的输出。在看过我们的部分源码后，可以发现我们always块是没有使用全局复位的，这是为了节省我们的资源。

整个源码框架:

       然后，看下我们的效果图（板卡MLK-H3，DAC模块为MLK_FMC_DAQ002）:



       到此效果展示并未完，开头我们曾提到可移植性强，绝不是随便说说而已，是经过验证的（基于国产FPGA安陆的PH1A180SF676，MLK-H10）。效果图如下：

       注意：在直接利用我们的demo进行验证时，请记得改IP里波形文件的绝对路径，保持和你所使用的电脑路径一致，matlab波形生成文件只提供正弦波，方波，三角波demo。
       工程下载地址：