米联客MLK-F24-CM04-9EG-15EG AMD MPSOC开发板硬件手册

1 整体概述

MLK-F24-CM04-9EG/15EG核心模块（包含DDRMAX及IOMAX两种版本）是米联客电子Zynq UltraScale+系列开发平台的全新高端产品。其核心模块集成电源管理：0.85V核心电源，最大输出48A。用户基于核心模块设计功能底板（提供功能底板设计方案）。降低项目功能底板设计难度和生产成本，加速项目开发。其应用领域包含高速通信；机器视觉、伺服系统、视频采集、消费电子；项目研发前期验证；电子类相关专业开发人员学习。

2 硬件参数概述

MLK-CM04-9EG/15EG DDRMAX硬件参数
芯片型号		XCZU9EG-2FFVB1156I	XCZU15EG-1/2FFVB1156I
FPGA 主要参数	构架	Zynq UltraScale+	Zynq UltraScale+
	APU	Quad-core ARM Cortex-A53 1333Mhz	Quad-core ARM Cortex-A53 1333Mhz
	RPU	Dual-core ARM Cortex-R5 533Mhz	Dual-core ARM Cortex-R5 533Mhz
	GPU	Mali-400MP2 600Mhz	Mali-400MP2 600Mhz
	VCU	不支持	不支持
	速度等级	-2	-2
	逻辑单元(Logic Cells)	600K	747K
	Block RAM	31.2Mb	26.2Mb
	DSP(DSP slices)	2520	3528
	CLB Flip-Flops	548K	682K
	CLB LUTs	274K	341K
	UltraRAM	/	31.5Mb
	GTH Transceiver	24对（6个BANK）	24对（6个BANK）
	GTR Transceiver	4对	4对
PSDDR4		4GB DDR4（单片1GB4片）数据带宽2400MHz64Mbit	4GB DDR4（单片1GB4片）数据带宽2400MHz64Mbit
PLDDR4		4GB DDR4（单片1GB4片）数据带宽2400MHz64Mbit	4GB DDR4（单片1GB4片）数据带宽2400MHz64Mbit
FLASH		512Mbit QSPI FLASH 速度4bit*125Mbps	512Mbit QSPI FLASH 速度4bit*125Mbps
EMMC		8GB bit	8GB bit
时钟管理		PS:33.333333MHZ PL：100MHZ	PS:33.333333MHZ PL：100MHZ
按键		4个	4个
板载连接器		FX10A-140P/14-SVx2 FX10A-168P-SV x2	FX10A-140P/14-SVx2 FX10A-168P-SV x2
电源		DC-12V	DC-12V
Boot模式		QSPI/SD/EMMC/JTAG/USB	QSPI/SD/EMMC/JTAG/USB
功耗		最大功耗：35W	最大功耗：35W
尺寸		80mm90mm11.5mm	80mm90mm11.5mm
重量		70.5g（不带散热片）	70.5g（不带散热片）

引出IO:

MLK-F24-CM04-9EG/15EG 底板硬件参数
SFP+	4路SFP+
DP 视频输出	DP接口最高支持2K60fps或者4K30fps
SATA 存储	1路M.2接口
SATA连接器	4路SATA接口
SMA连接器	2对SMA接口
AUDIO	1路AUDIO音频接口
以太网	1路10/100/1000以太网，最高1000Mbit/s
USB3.0/2.0	2路USB3.0/2.0
CAN	1路CAN
RS485	1路RS485
USB UART	1路USB UART
TF卡座	插入SD卡，SD卡存储启动文件
FEP接口	FEPx4；72GPIO/36对差分对；3组GTH
JTAG 接口	使用下载器进行调试和下载
按键	PL端2个，PS端2个
LED	PL端3个，PS端3个
外形	底板240120 22(mm)
重量	221g（不含核心板散热片）
板载连接器	FX10A-140P/14-SVx1、FX10A-168P-SVx2
电源	DC-12V

注意：F24底板只支持DDRMAX版本，不支持IOMAX；

注：DDRMAX和IOMAX的区别

DDRMAX版本有4片PL侧DDR（共占用3个HP NANK），IOMAX版本有2片PL侧DDR（共占用2个HP NANK），IOMAX多出的一路PLBANK通过板级连接器接入到底板

3 核心模块

注意：示意图只标注芯片位置，并不代表实物，使用者请根据实际使用的核心模块进行开发

4 功能底板

注意：示意图只标注芯片位置，并不代表实物，使用者请根据实际使用的功能底板进行开发

注意：09EG和15EG仅FPGA型号不一致，其他硬件配置完全相同

5 硬件详细描述
1: ZYNQ SOC

核心模块搭载一颗Xilinx Ultrascale+FPGA芯片，型号：XCZU9EG/15EG-1/2FFVB1156I。此芯片封装是FFVB1156，速度等级是-2，温度等级是工业级。

[url=]

核心模块	MLK-CM04-9EG/15EG
FPGA主要参数	型号	XCZU9EG-2FFVB1156I	XCZU15EG-1/2FFVB1156I
	构架	Zynq UltraScale+	Zynq UltraScale+
	温度等级	工业级	工业级
	速度等级	-2	-2
	APU	Quad-core ARM Cortex-A53 1333Mhz	Quad-core ARM Cortex-A53 1333Mhz
	RPU	Dual-core ARM Cortex-R5 533Mhz	Dual-core ARM Cortex-R5 533Mhz
	GPU	Mali-400MP2 600Mhz	Mali-400MP2 600Mhz
	VCU	不支持	不支持
	Logic Cells	600K	747K
	Block RAM	32.1Mb	26.2Mb
	DSP Slices	2520	3528
	CLB Flip-Flops	548K	682K
	CLB LUTs	274K	341K
	GTH Transceiver	24对（6个BANK）	24对（6个BANK）
	GTR Transceiver	4对	4对

引出IO:

核心模块	MLK-CM04-9EG/15EG DDRMAX
引出GTR	4对GTR
引出GTH	20对GTH（6个BANK）
引出MIO	61GPIO（仅支持1.8V）
引出IO	HP：48GPIO 24对差分对 BANK67(支持ADJ) HD：72GPIO 36对差分对 BANK47/48/50(仅支持1V8)

2: DDR内存 [/url]

9EG/15EGDDRMAX核心模块搭载了 8片镁光（Micron）的工业级DDR4 内存。单片内存大小为1GB, 数据接口 16bit，内存数据主频高达 2400MHz；

芯片型号	XCZU9EG/15EG-1/2FFVB1156I DDRMAX
DDR型号	MT40A512M16LY-062E-IT-E
DDR内存大小	1GB/片
PSDDR（片）	4片
PLDDR（片）	2片

注意：由于Vivado软件中DDR的型号不全，为兼容核心模块使用的DDR, 使用软件时, 选择MT40A512M16LY-062E-IT-E,核心模块根据市场供货，以及商业及工业级会选用以下几种型号进行量产：

MT40A256M16GE_083E(商业级DDR 用于商业级核心模块)

MT40A512M16LY-062E(商业级DDR 用于商业级核心模块)

MT40A512M16LY-062E-IT-E(工业级DDR 用于工业级核心模块)

PSDDR4芯片接FPGA芯片的BANK504，供电电压为1.2V；

核心模块单独为PSDDR提供一路VTT电源，保证系统稳定工作；

注：PS DDR无需进行PIN脚约束，使用的时候只需要对ZYNQ IP的DDR配置部分正确设置相关参数。

注意：F24底板只支持DDRMAX版本，不支持IOMAX；

PSDDR4部分IO分配如上图所示：开发板采用高速布线，PSDDR4 的硬件设计需要严格考虑信号完整性，开发板的电路及 PCB 设计已经充分考虑了匹配电阻/终端电阻，走线阻抗控制，走线等长控制，以确保PSDDR4稳定工作。

核心模块单独为PLDDR提供一路VTT电源，保证系统稳定工作。

PLDDR4部分IO分配如上图所示：开发板采用高速布线，PLDDR4的硬件设计需要严格考虑信号完整性，开发板的电路及PCB设计已经充分考虑了匹配电阻/终端电阻，走线阻抗控制，走线等长控制，以确保PLDDR4稳定工作。

注：PL部分DDR需要使用到MIG配置，PIN脚约束需要在MIG中定义。通过阅读原理图，可以快速正确定位FPGA的PIN脚号；

3:PROM SPI FALSH

核心模块具有 1片 4bit SPI FLASH，目前型号是 MT25QU512ABB1EW9-0SIT。FLASH 可用于保存数据

和代码，初始化 PS和PL 部分子系统。

注意：核心板模块的QSPI FLASH型号根据市场货源而定，目前米联客使用以下3种型号，客户购买板卡的时候如果需要知道型号可以问下客服，一般编程可以不需要知道型号。

MT25QU256ABA1EW9-0SIT

MT25QU512ABB1EW9-0SIT

IS25WP256D-JLLE

MT25QU512ABB1EW9-0SIT主要技术参数

• 512Mbit

• x1, x2, and x4 支持

• 工作于 1.8V

以下为IO部分原理图：PS部分的FLASH IO在ZYNQ IP中配置，通过阅读原理图，可以快速正确定位FLASH所在的MIO的位置

如上图所示：核心模块具有1片FLASH，电平电压为1.8V接PS侧 BANK500;

[url=]4:EMMC[/url]

此核心模块焊接了8GB 大容量的EMMC，EMMC连接到了ZU的PS端接口，接口采用SD模式。EMMC具备体积小，容量大，使用方便，速度快等优点，数据时钟可以达到50MHZ。由于直接焊接在核心板上，因此可以使用在震动或者环境相对恶劣的场合。

注：由于芯片价格波动较大，具体型号见实物；

EMMC根据应用场合供货情况会选择不同的兼容型号目前已经量产过的 EMMC型号如下：

KLM8G1GESD

MTFC8GAKAJCN-4M IT

目前使用型号：KLM8G1GESD

以下为IO部分原理图：PS部分的EMMC IO在ZYNQ IP中配置，通过阅读原理图，可以快速正确定位EMMC所在的MIO的位置

如上图所示：核心模块具有1片EMMC芯片，IO电平电压为1.8V接PS侧 BANK501;

[url=]5:SD卡

开发板TF-CARD与主芯片PSBANK501的IO信号相连，支持SDIO模式。TF-CARD可以用来保存数据和程序，如LIUNX 操作系统。PS 部分相关的引脚是MIO[13-16，21-22，24]，其中包含了TF卡检测信号。TF卡由于没有写保护功能，因此写保护不起作用。

由于TF卡工作在3.3V，而PS侧IO工作于1.8V，因此使用了MAX13035E作为电平桥接芯片使电平电压保持一致

6:系统时钟

核心模块上具备一颗 33.333333MHZ的时钟，输入到PS端；一颗 100MHZ 差分时钟，输入到PL端；

核心模块PS系统时钟：PS侧33.333333MHz单端时钟

核心模块PL差分时钟：PL侧100MHz差分时钟

7:上电复位

芯片支持上电复位，复位整个芯片。其中PS_POR_B管脚为上电复位管脚。此复位信号接到上电复位芯片TPS3106K33DNVR。MR管脚接按钮，按下按钮接地则芯片复位；

注意：核心板未集成MR管脚对应的按钮，MR接入板级连接器至底板；

PS_POR_B上电复位管脚接PS侧BANK503；

8:模式开关

核心模块支持五种启动模式。可以通过模式开关来配置ZU的启动模式，该模式开关位于核心板上。当MDOE为0000时，开发板支持JTAG调试模式。当MDOE为0101时，开发板支持SD1（EMMC）启动模式。当MDOE为0011时，支持SD0(SD卡)启动模式。当MDOE为0111，支持USB3.0启动模式。当MDOE为0010，启动模式是QSPI模式。

启动模式	开关状态
JTAG调试模式	开关1-ON开关2-ON开关3-ON开关4-ON
SD1启动(EMMC)	开关1- ON开关2-OFF开关3-ON开关4-OFF
SD0启动（SD卡）	开关1-ON开关2-ON开关3-OFF开关4-OFF
USB3.0启动	开关1- ON开关2- OFF开关3- OFF开关4-OFF
QSPI FLASH启动	开关1-ON开关2-ON开关3-OFF开关4-ON

注意：模式开关必须断电操作，否则可能击穿芯片；

9:以太网
[/url]

开发板集成1路千兆以太网。PS侧以太网RGMII接口在ZYNQ IP中配置，通过阅读原理图，可以快速确定RGMII管脚位置。

以太网芯片使用一颗单独的为 25M 单端时钟，确保时钟的稳定性。

[url=]10:PSUSB3.0/2.0接口

USB2.0使用USB3320芯片连接FPGA的MIO[52-63]，转换出2.0信号DM/DP接出至USB连接器。

USB3.0直接将PS侧GT505信号接至USB连接器。

USB3320芯片使用24M无源晶振：

USB3.0的时钟需要使用一颗单独的差分时钟提供时钟信号，信号接FPGA的GTRCLK2。

11:PSDP 接口

开发板带有1路标准的DisplayPort输出显示接口，用于视频图像的显示。最高支持 2K@60fps 或者4K@30fps输出，DisplayPort由FPGA GTR端的BANK505 MGT驱动输出

DP的时钟需要使用一颗单独的差分时钟提供时钟信号，信号接FPGA的GTR CLK1

12:M.2接口

开发板PS端配备了一个SATA3.1标准的M.2接口，用于连接M.2的SSD 固态硬盘

M.2 接口的时钟需要使用一颗单独的差分时钟提供时钟信号，信号接FPGA的GTRCLK3。

13:USB232

开发板上集成了1路PSUSB转串口。ZYNQ ARM UART通过CP2104 USB转串口芯片实现和电脑通信，用于信息调试。

读者需要注意，这的UART_TXD实际上是从UART芯片到 ZYNQ芯片，UART_RXD数据是从ZYNQ芯片到UART芯片。

CP2104 芯片 IO 电压为 1.8V，电源部分来自主机输入。

客户插上串口线无需给开发板上电即可识别串口芯片。

14:CAN

开发板上有1路CAN通信接口，连接在PS系统端BANK500的MIO接口上。CAN收发芯片选用了TI公司的SN65HVD232DR芯片。

由于CAN芯片的电平电压为3.3V而FPGA IO电压为1.8V，所以此处使用TXS0104EPWR电平转换芯片使两端电平匹配。

[url=]15:RTC和EEPROM

DS1337是一款低功耗，具有56字节非失性RAM的全BCD码时钟日历实时时钟芯片。

[/url]

M24C02是基于I2C总线的存储器件，遵循二线制协议，它具有接口方便，体积小，数据掉电不丢失等特点。

由于RTC和EEPROM的电平电压为3.3V而FPGAIO电压为1.8V，所以此处使用TXS0104EPWR 电平转换芯片使两端电平匹配。

[url=]16:RS485

开发板上有1路485通信接口，485通信端口连接在PL端BANK48的IO接口上。

由于RS485芯片的电平电压为3.3V而FPGA IO电压为1.8V，所以此处使用TXS0108EPWR电平转换芯片使两端电平匹配。

[/url]
[url=]17:FEP[/url]

开发板板载2路HEP接口。HEPA接口接出48GPIO/24对差分对+1路GTH；接出GPIO电压为ADJ（不包含GTH）；IO 为差分对形式接出且全部做等长；接出BANK为BANK67;BANK67是HP BANK；

注意：1路GTH接口=4对RX/TX+2对CLK

开发板板载2路HEP接口。HEPB接口接出24GPIO/12对差分对+4个MIO+2路GTH；接出GPIO电压为1V8（不包含GTH）；接出BANK为BAN50;

GTH：+1路GTH 228(4对RX/TX+2对CLK)和GTH230（3对RX/TX+2对CLK）

注意：调节ADJ电压时请务必断电操作！

注意：ADJ电压由跳线帽控制，客户可选择1.8V或1.2V电平电压。FEP默认电压为1.8V，客户可根据开发板上丝印去调节想要的电压。

18:SFP+

开发板具有24对GTH收发器，其中4对用于SFP+接口。可接市场上通用的光模块，用于高速信号传输。SFP+接口可以接千兆光模块，做千兆光纤通信；SFP+接口可以接万兆光模块，做万兆光纤通信。SFP+接口可以接千兆电口模块，实现千兆以太网通信；SFP+接口可以接万兆电口模块，实现万兆以太网通信。

由于SFP+的DIS信号电平电压为3.3V而FPGAIO电压为1.8V，所以此处使用TXS0104EPWR电平转换芯片使两端电平匹配。

SFP+模块使用CDC61002可编程时钟芯片，客户可根据需要调节输出的时钟频率。

时钟芯片输出频率调节方式见下表：

[url=]19:按键

核心模块（DDRMAX）具备4个（可用）按键输入，默认上拉，当按键按下时，接GND。

KEY1接FPGA芯片的AP14；

KEY2接FPGA芯片的AN14；

KEY3接FPGA芯片的AP12；

KEY4接FPGA芯片的AN12；

核心模块按键由BANK44控制。

底板具备2个（可用）按键输入，1个接PS侧一个接PL侧，默认上拉，当按键按下时，接GND。

PS 侧按键接 MIO45。

20:LED

核心模块具有4个（可用）LED。

核心模块LED由BANK44控制。

底板具有3个PS侧（可用）LED。

PS_LED1接MIO17；

PS_LED2接MIO7；

PS_LED3接MIO12；

板具有3个PL侧（可用）LED。

21:JTAG接口

底板集成1路JTAG接口，以供下载和调试。

22:底板电源管理

MLK-F24底板具有一个12V电源供电接口。此接口电源供电，可以用于实际开发和测试，请使用配套电源或稳压电源对开发板进行供电，板卡配套电源为DC-12V/5A。为防止底板电源先启动，从核心板引出Vcore_3V3来使能底板上的5V、3.3V、1.8V电源。

注意：客户自己设计功能底板时，确保功能底板的电源晚于核心板的电源启动，否则可能导致功能异常。

23:风扇及散热片

FPGA正常工作时会产生大量的热量，开发板主芯片增加了一套散热风扇（散热片+风扇），防止芯片过热。风扇由底板电源供电。开发板出厂前，已安装风扇。

24:SATA连接器

25:SMA连接器

XCZU9EG/15EG-1/2FFVB1156I具有24对GTH收发器，其中2对用于SMA接口。

26:AUDIO

MLK-F24-CM04-9EG/15EG扩展板上有1路AUDIO音频接口，音频接口连接在PL端BANK48的IO接口上。

由于AUDIO芯片的电平电压为3.3V而FPGA IO电压为1.8V，所以此处使用TXS0108EPWR电平转换芯片使两端电平匹配。

[url=]6 核心模块 FPGA BANK分布

7 尺寸图

附录1:命名规则

米联客硬件全新启用新的命名规则，对于老的型号，两个名字会同时使用

1 核心模块命名规则

2 开发平台命名规则

附录2:常见问题1 联系方式

技术交流群网址： https://www.uisrc.com/f-380.html查看最新可以加入的QQ群

技术微信：18951232035

技术电话：18951232035

官方微信公众号（新微信公众号）：

2 售后

1、7天无理由退货(人为原因除外)

2、质保期限：本司产品自快递签收之日起，提供一年质保服务(主芯片，比如FPGA 或者CPU等除外)。

3、维修换货，需提供淘宝订单编号或合同编号，联系销售/技术支持安排退回事宜。

售后维修请登录工单系统：https://www.uisrc.com/plugin.php?id=x7ree_service

4、以下情形不属于质保范畴。

A:由于用户使用不当造成板子的损坏：比如电压过高造成的开发板短路，自行焊接造成的焊盘脱落、铜线起皮等

B:用户日常维护不当造成板子的损坏：比如放置不当导致线路板腐蚀、基板出现裂纹等

5、质保范畴外（上方第4条）及质保期限以外的产品，本司提供有偿维修服务。维修仅收取器件材料成本，往返运费全部由客户承担。

6、寄回地址，登录网页获取最新的售后地址：https://www.uisrc.com/t-1982.html

3 销售

天猫米联客旗舰店：https://milianke.tmall.com

京东米联客旗舰店：https://milianke.jd.com/

FPGA|SOC生态店：https://milianke.taobao.com

销售电话：18921033576

常州溧阳总部：常州溧阳市中关村吴潭渡路雅创高科制造谷 10-1幢楼

4 在线视频

https://www.uisrc.com/video.html

5 资源下载

https://www.uisrc.com/download.html

6 软件或其他下载

https://www.uisrc.com/f-download.html

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