Xilinx工程建立

新手，创建第一个LED的工程，创建工程时，生成比特流文件错误
第一个warming是提示管脚约束不对么？

点开之后是这样的，所有的管脚都是这样的提示。
下面看错误的提示

没有指定端口标准？我建工程的哪一步错了呢？

应该是你的管脚没有指定电平标准。

leehowal 发表于 2016-9-10 11:16
应该是你的管脚没有指定电平标准。

从哪指定电平标准啊？前面的warming是什么意思？

set_property PACKAGE_PIN V22 [get_ports {gpio_0_tri_io[4]}]
set_property IOSTANDARD LVCMOS33 [get_ports {gpio_0_tri_io[4]}]
第二行就是在设置电平标准呀。

leehowal 发表于 2016-9-10 11:25
set_property PACKAGE_PIN V22 [get_ports {gpio_0_tri_io[4]}]
set_property IOSTANDARD LVCMOS33 [get_p ...

我还不懂具体的，这是我按照教程建立的第一个工程，哪里的错误呢？需要怎么改呢？

MasterYsu 发表于 2016-9-10 16:40
我还不懂具体的，这是我按照教程建立的第一个工程，哪里的错误呢？需要怎么改呢？

把你的XDC文件贴出来呢。

set_property PACKAGE_PIN Y9 [get_ports{CLK_i}]
set_property IOSTANDARD LVCMOS33 [get_ports{CLK_i}]

set_property PACKAGE_PIN N15 [get_ports{RSTn_i}]
set_property IOSTANDARD LVCMOS18 [get_ports{RSTn_i}]

set_property PACKAGE_PIN T22 [get_ports{LED_o[0]}]
set_property IOSTANDARD LVCMOS33 [get_ports{LED_o[0]}]

set_property PACKAGE_PIN T21 [get_ports{LED_o[1]}]
set_property IOSTANDARD LVCMOS33 [get_ports{LED_o[1]}]

set_property PACKAGE_PIN U22 [get_ports{LED_o[2]}]
set_property IOSTANDARD LVCMOS33 [get_ports{LED_o[2]}]

set_property PACKAGE_PIN U21 [get_ports{LED_o[3]}]
set_property IOSTANDARD LVCMOS33 [get_ports{LED_o[3]}]

set_property PACKAGE_PIN V22 [get_ports{LED_o[4]}]
set_property IOSTANDARD LVCMOS33 [get_ports{LED_o[4]}]

set_property PACKAGE_PIN W22 [get_ports{LED_o[5]}]
set_property IOSTANDARD LVCMOS33 [get_ports{LED_o[5]}]

set_property PACKAGE_PIN U19 [get_ports{LED_o[6]}]
set_property IOSTANDARD LVCMOS33 [get_ports{LED_o[6]}]

set_property PACKAGE_PIN U14 [get_ports{LED_o[7]}]
set_property IOSTANDARD LVCMOS33 [get_ports{LED_o[7]}]
这是XDC代码

没看看出来什么问题，你把顶层程序也贴出来

admin 发表于 2016-9-11 16:35
没看看出来什么问题，你把顶层程序也贴出来

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 2016/09/11 09:13:36
// Design Name:
// Module Name: led
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//////////////////////////////////////////////////////////////////////////////////


module led(
    input CLK_i,
    input RSTn_i,
    output reg [7:0]LED_o
    );
    reg [31:0]C0;
    always @(posedge CLK_i)
        if(!RSTn_i)
        begin
            LED_o<=8'b0000_0001;
            C0<=32'h0;
        end
        else
        begin
            if(C0==32'd50_000_000)
            begin
                C0<=32'h0;
                if(LED_o==8'b1000_0000)
                LED_o<=8'b0000_0001;
                else LED_o<=LED_o<<1;
             end
             else begin C0<=C0+1'b1;LED_o<=LED_o;end
             end
endmodule

set_property PACKAGE_PIN N15 [get_ports{RSTn_i}]
set_property IOSTANDARD LVCMOS18 [get_ports{RSTn_i}]
这句错了