- Xilinx sdk 如何创建静态库 (5篇回复)
- PL如何产生逻辑中断到PS? (3篇回复)
- mt9v034 IP (1篇回复)
- 7035FA PL端网口无法link 1G (1篇回复)
- X702输出时钟问题 (2篇回复)
- z7芯片,我想给ch23,5640的例程中增加一个中断要怎么加? (1篇回复)
- 基于FDMA的PCIE传输HDMI信号 (1篇回复)
- gtwizard_0_exdes默认仿真 为什么 发和收 数据不对呢? (3篇回复)
- 使用XDMA的AXI-MM接口访问BRAM以及GPIO的问题 (2篇回复)
- bitstream generation failed (1篇回复)
- 使用XDMA的AXI-MM接口访问BRAM以及GPIO的问题 (0篇回复)
- AXI_DMA_LWIP_PL_PS例程疑问 (3篇回复)
- 如何使用EMMC启动zynq? (2篇回复)
- zynq-7系列ERROR:bd_41-1356,线路连接出现问题 (1篇回复)
- gpio无法工作 (1篇回复)
- pl和ps选用哪种通信方式最好? (3篇回复)
- ZYNQ QSPI Flash大于16MB的.bin镜像启动不了,该如何解决 (1篇回复)
- ZYNQ7045和ZYNQ7015可以用一套BSP包吗? (3篇回复)
- 从Vivado 启动SDK软件失败,重试多次 (3篇回复)
- 求助:新手使用VIVADO时遇到两个问题(编译告警+编译无法执行) (2篇回复)
- 通过ZYNQ HP接口访问PS端的DDR,如果确定哪些地址空间是可以使用的? (1篇回复)
- M7035FA aurora_8b10_2sfp测试,tx_d和rx_d不匹配,err_count一直是FF,怎么解? (1篇回复)
- CH02_AXI_DMA PL发送数据到PS (1篇回复)
- zynq Linux 启动串口打印 MMC: sdhci_set_clock: Internal clock never stabilised. (3篇回复)
- 老大能不能提供个最简单的gt_aurara_ex的收发例程啊。 (2篇回复)
- 关于lvds的引脚约束问题 (1篇回复)
- gtz的收发器是不是现阶段没用28.05g? (2篇回复)
- vivado综合和仿真都通过,0error,下载到板子后板子没有反应 (6篇回复)
- gtx管脚对应约束问题 (3篇回复)
- PCIE关于每次上位机读写到DDR3的地址是有那个决定? (1篇回复)
- 702A那个板子,在ZYNQ PL中断请求那个章节里的c代码中 SW1_INT_ID的ID号是如何来的 (1篇回复)
- SDK中开发的例子从哪里找,比如对函数库的调用。 (1篇回复)
- tcp_write()长时间使用出错 (0篇回复)
- 7 Series FPGAs Transceivers管脚如何分配 (3篇回复)
- chipscop进行逻辑在线仿真时不能自动连接上硬件,下载不了程序 (1篇回复)
- 找一下MK7325开发板OV5640摄像头的时序 (0篇回复)
- zynq-7Z020 100M数据采集.能不能用LWIP实现数据传输? (1篇回复)
- 自定义 IP 频率计实验问题求助 (1篇回复)
- PCIE 的 HDMI视频采集方案(基于 FDMA) (1篇回复)
- 新手求助! 有没有大佬在调试PCIE时需要手动刷新windriver的现象? (0篇回复)
- MK7325——CH10_FDMA_HDMI_2PC工程不完整,缺少ADV7611的IP (2篇回复)
- 【ZYNQ7010mini】【中断】【裸机】使用逻辑PL->PS中断,运行后没有反应 (1篇回复)
- gt_aurara_exdes.v这个ip的问题,求解答 (12篇回复)
- video_8b10b 这个ip如何才能在vivado 2018.2版本上用呢 (4篇回复)
- SDK 里面不显示axi 外设的IP (1篇回复)
- 使用两个uart,其中一个使用了EMIO端口,两个uart中断只能触发一个。 (2篇回复)
- ip核加锁了。怎么处理呢。没法升级啊。 (1篇回复)
- 求助项目实现思路 (1篇回复)
- tcp长时间传输数据出错 (1篇回复)
- USB驱动开发 (9篇回复)