关于战神6板子两个IP核的使用问题

Hi，我拿到这块板子差不多3个月了，研究了MCB读写DDR3的IP核和BMD PCIE IP核。现在我想通过设计一个FIFO，实现DDR3<->FIFO<->PCIE<->PC Memory这样的数据传输。我发现MCB DDR3和PCIE两个IP核的顶层封装都是诸如inout [C1_NUM_DQ_PINS-1:0] mcb1_dram_dq和output pci_exp_txp的物理接口。
现在我想设计一个FIFO来连接这两个IP核。我试图把这两个IP核的源代码放在一个工程中，然后自己新建一个FIFO.v的文件，通过实例化两个IP核其中的模块（比如MCB DDR3这个IP我准备调用ddruser.v，PCIE调用BMD TX和RX这两个模块）来实现连接的功能。请问这样做可以吗？还是只能调用顶层封装的接口？但是顶层封装的接口都是物理层面的接线。如果要调用数据和使能以及时钟这些信号，该怎么做？
Thanks

贾文洋 · 发表于 2015-12-29 19:52:00

首先我没做过类似的，我的理解理论上应该只能调用顶层封装的接口。

老司机 · 发表于 2015-12-29 20:08:58

贾文洋发表于 2015-12-29 19:52
首先我没做过类似的，我的理解理论上应该只能调用顶层封装的接口。

可是顶层的全是物理接口，比如pcie那个ip核的顶层接口，收发都是1位的，而实际上传输的数据都是32位的

贾文洋 · 发表于 2015-12-29 20:35:43

老司机发表于 2015-12-29 20:08
可是顶层的全是物理接口，比如pcie那个ip核的顶层接口，收发都是1位的，而实际上传输的数据都是32位的

能不能做个DMA控制器？

老司机 · 发表于 2015-12-30 09:57:31

贾文洋发表于 2015-12-29 20:35
能不能做个DMA控制器？

IP核内部已经集成了DMA控制器了

贾文洋 · 发表于 2015-12-30 11:22:10

老司机发表于 2015-12-30 09:57
IP核内部已经集成了DMA控制器了

那我就不知道了。。。。。

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