HDMI-IP项目-主讲输入输出联合上板调试（EDID音频升级）-连载十四

UT发布 · 发表于 2025-5-12 16:36:13

1概述

前面的课程，我们完成了音频数据的提取，恢复出了我们需要的24bit O_audio_left_data、24bit O_audio_right_data和O_audio_valid音频有效数据。那我们接下来就可以分别输出音频数据和视频数据进入HDMI TX模块中，完成音视频数据的输出。

2工程建立

将之前编写的模块代码进行组合，完成HDMI完整输入输出的demo。

3 EDID音频升级
3.1发现问题

Demo编译完成后，上板进行测试，发现问题，电脑的声音界面无法找到我们开发板模拟的显示器。经过检查发现，之前编写的EDID 存储编码存在问题，仅仅能读取到128位，无法完成预期的256位。

结合代码发现常规的寄存器地址一般都是7位，所以最多只能从0计数到127。结合信号发生器抓取数据发现，当电脑显卡端读取到128位的EDID信息后，会主动发送NACK停止IIC总线，然后会restart重新读取一遍EDID信息，此时，发送后续的129~256位的数据即可。

3.2升级EDID代码

代码内容仅仅需要进行一个小修改即可，主要是增加了一个r_edid_restart信号去控制第二次读取的bram输出数据。主要的逻辑部分不做变化，下面贴出完整代码。

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
/*
* EDID DDC从设备模块 - 通过I2C接口提供显示器EDID数据
* 功能特性：
* 1. 支持标准I2C通信协议
* 2. 预置EDID设备地址0x50
* 3. 支持随机地址读取操作
* 4. 集成128/256字节EDID存储器
* 5. 自动地址递增功能
*/
//////////////////////////////////////////////////////////////////////////////////
module edid_ddc_dve #(
parameter I_CLK = 50_000_000 // 系统时钟频率，默认为50MHz
) (
input wire I_clk, // 系统时钟
input wire I_reset_n, // 复位信号
input wire I_adv_scl, // I2C时钟线
inout wire IO_adv_sda // I2C数据线
);
// --- 参数定义 ---
parameter I2C_ADDR = 7'h50; // EDID设备地址
parameter I2C_CLK_DVI = I_CLK /400_000; //模式IIC传输速率为100K，取4分之一周期
// --- 状态机定义 ---
parameter IDLE = 4'd0; // 空闲状态
parameter ADDR_MATCH = 4'd1; // 地址匹配状态
parameter ACK_HOLD = 4'd2; // ACK应答保持状态
parameter ADD_DATA = 4'd3; // 写子地址状态
parameter ADD_ACK_HOLD = 4'd4; // 子地址ACK应答保持状态
parameter READ_DATA = 4'd5; // 读数据状态
parameter WAIT_ACK = 4'd6; // 等待ACK/NACK状态
// --- 内部信号 ---
reg [8:0] addr_ptr; // 当前读取/写入地址指针
reg [3:0] state; // 状态机状态
reg [3:0] bit_cnt; // 位计数器（0-7）
reg [7:0] shift_reg; // 移位寄存器
reg [7:0] r_sda_cunt; //sda中心变换计数器
reg [7:0] r_ack_cunt; //ack中心检测计数器
reg sda_out; // SDA输出值
reg sda_oe; // SDA输出使能
reg r_adv_scl; // 上一个时钟周期的SCL值
reg r_adv_sda; // 上一个时钟周期的SDA值
reg rr_adv_scl; // 上一个时钟周期的SCL值
reg rr_adv_sda; // 上一个时钟周期的SDA值
reg r_add_flag; //器件地址通过，开始子地址校验，整个过程中只会校验一次器件地址
reg r_start_begin; //器件地址通过，开始子地址校验，整个过程中只会校验一次器件地址
reg r_ack_charge_flag; //ack/Nack判断信号
reg r_edid_restart;
wire [7:0] mem; // EDID存储器（128/256字节）
wire w_scl_ps; // SCL正跳变检测
wire w_scl_ns; // SCL负跳变检测
wire start_cond; // 起始条件检测
wire w_cunt_flag; //需要数据计数
wire w_shift_flag; //需要数据计数
// --- SDA线控制 ---
assign IO_adv_sda = sda_oe ? sda_out : 1'bz; // 根据sda_oe控制SDA输出或高阻态
// assign IO_adv_sda = 1'bz; // 根据sda_oe控制SDA输出或高阻态
// --- SCL跳变检测 ---
assign w_scl_ps = (r_adv_scl & ~rr_adv_scl); // SCL正跳变检测
assign w_scl_ns = (~r_adv_scl & rr_adv_scl); // SCL负跳变检测
// --- 起始条件检测 ---
assign start_cond = (rr_adv_sda && !r_adv_sda)&& r_adv_scl ; // 起始条件：SDA下降沿且SCL为高电平
assign repeat_start_cond = (!r_adv_sda && IO_adv_sda) && I_adv_scl; // 重复起始条件：SDA上升沿且SCL为高电平
assign w_cunt_flag = state == ADDR_MATCH | state == ADD_DATA | state == READ_DATA | state == ACK_HOLD | state == ADD_ACK_HOLD;//设备地址检测时需要计数，子地址写入时也需要检测
assign w_shift_flag = state == ADDR_MATCH | state == ADD_DATA;
// --- SCL和SDA值保存 ---
always @(posedge I_clk or negedge I_reset_n) begin
if (!I_reset_n) begin
r_adv_scl <= 'b0;
r_adv_sda <= 'b0;
end
r_adv_scl <= I_adv_scl; // 保存上一个时钟周期的SCL值
r_adv_sda <= IO_adv_sda; // 保存上一个时钟周期的SDA值
rr_adv_scl <= r_adv_scl; // 保存上一个时钟周期的SCL值
rr_adv_sda <= r_adv_sda; // 保存上一个时钟周期的SDA值
end
// --- 主状态机 ---
always @(posedge I_clk or negedge I_reset_n) begin
if (!I_reset_n) begin
state <= IDLE; // 复位状态下进入空闲状态
end else begin
case (state)
IDLE: begin
if (r_start_begin && w_scl_ns) begin // 检测到起始条件
state <= ADDR_MATCH; // 进入地址匹配状态
end else state <= IDLE; // 保持空闲状态
end
ADDR_MATCH: begin
if (bit_cnt == 8) begin
if (shift_reg[7:1] == I2C_ADDR) begin // 检查设备地址是否匹配
state <= ACK_HOLD; // ACK从应答状态
end else begin
state <= IDLE; // 地址不匹配，回到空闲状态
end
end else state <= ADDR_MATCH; // 未循环采样完成，重复进入地址匹配状态
end
ACK_HOLD: begin
if (bit_cnt == 4'd9 &&r_sda_cunt == I2C_CLK_DVI && shift_reg[0] == 0 ) begin //释放SDA线，ACK发送完毕
state <= ADD_DATA;
end else if (bit_cnt == 4'd9 && r_sda_cunt == I2C_CLK_DVI && shift_reg[0] == 1) begin
state <= READ_DATA;
end else begin
state <= ACK_HOLD;
end
end
ADD_DATA: begin // 写子地址（通常是0x00）
if (w_scl_ps && bit_cnt == 8) begin // 子地址接收完成
state <= ADD_ACK_HOLD; // 读取完子地址，进入子地址ACK响应
end else state <= ADD_DATA; // 未循环采样完成，重复进入地址匹配状态
end
ADD_ACK_HOLD: begin // 子地址应答ACK
if (bit_cnt == 4'd9 && r_sda_cunt == I2C_CLK_DVI) begin //释放SDA线，ACK发送完毕
state <= IDLE;
end else begin
state <= ADD_ACK_HOLD;
end
end
READ_DATA: begin
if (bit_cnt == 8 && r_sda_cunt == I2C_CLK_DVI) begin //记录8个SCL上升沿
state <= WAIT_ACK; // 进入ACK/NACK状态
end else state <= READ_DATA;
end
WAIT_ACK: begin
if (~r_ack_charge_flag && w_scl_ns) begin // 在SCL正跳变时检查ACK/NACK
state <= READ_DATA; // 继续读取数据
end else if (r_ack_charge_flag && w_scl_ns) begin // 主设备发送NACK，结束传输
state <= IDLE; // 回到空闲状态
end else state <= WAIT_ACK;
end
default: state <= IDLE; // 默认情况下回到空闲状态
endcase
end
end
//开始标志位检测
always @(posedge I_clk or negedge I_reset_n) begin
if (!I_reset_n) begin
r_start_begin <= 'b0;
end else if (start_cond) begin //检测到开始信号
r_start_begin <= 'b1; //拉高代表检测开始信号标志，等待SCL下降沿
end else if (w_scl_ns) //检测到scl下降沿，拉低r_start_begin
r_start_begin <= 'b0;
else r_start_begin <= r_start_begin;
end
//计数器，高电平计数，记8位有效数据
always @(posedge I_clk or negedge I_reset_n) begin
if (!I_reset_n) begin
bit_cnt <= 'b0; // 初始化位计数器为0
end else if (w_cunt_flag && w_scl_ps && bit_cnt < 9) begin
bit_cnt <= bit_cnt + 1; // 增加位计数器
end else if (state == IDLE | state == WAIT_ACK) begin
bit_cnt <= 'b0; // 位计数器复位
end else if (w_scl_ps && bit_cnt == 9) begin
bit_cnt <= 'b1; // 增加位计数器
end else begin
bit_cnt <= bit_cnt; // 位计数器清零
end
end
//位移寄存器，将接收到的数据并转串
always @(posedge I_clk or negedge I_reset_n) begin
if (!I_reset_n) begin
shift_reg <= 'b0; // 清空移位寄存器
end else if (w_shift_flag && w_scl_ps && bit_cnt <= 8) begin
shift_reg <= {shift_reg[6:0], r_adv_sda}; // 在SCL正跳变时接收地址的每一位
end else if ((state == ACK_HOLD && shift_reg[0] == 1&&bit_cnt == 4'd9&&r_sda_cunt == I2C_CLK_DVI) | (state == WAIT_ACK && w_scl_ns)) begin
shift_reg <= mem; // 在SCL下降沿时，修改待发送数据
end else if (state == READ_DATA && w_scl_ns && bit_cnt <= 8) begin
shift_reg <= {shift_reg[6:0], 1'b0}; // 在SCL下降沿时，修改待发送数据
end else if (state == IDLE) begin
shift_reg <= 'b0; // 清空移位寄存器
end else begin
shift_reg <= shift_reg; // 位计数器清零
end
end
//子地址赋值
always @(posedge I_clk or negedge I_reset_n) begin
if (!I_reset_n) begin
addr_ptr <= 'b0; // 默认状态关闭SDA输出使能
end else if (state == ADD_DATA && w_scl_ps && bit_cnt == 8 && r_edid_restart == 0) begin //检测到地址匹配，准备输出在下一个时钟上升沿（进入第9个时钟周期）开始输出ACK应答信号
addr_ptr <= shift_reg; // 保持SDA输出使能
end else if (state == ADD_DATA && w_scl_ps && bit_cnt == 8 && r_edid_restart == 1) begin //检测到地址匹配，准备输出在下一个时钟上升沿（进入第9个时钟周期）开始输出ACK应答信号
addr_ptr <= shift_reg + 9'd128; // 保持SDA输出使能
end else if (state == WAIT_ACK && w_scl_ps) begin //检测到地址匹配，准备输出在下一个时钟上升沿（进入第9个时钟周期）开始输出ACK应答信号
addr_ptr <= addr_ptr + 1; // 保持SDA输出使能
end else addr_ptr <= addr_ptr;
end
//r_add_flag信号用来区分接收到的是器件地址还是子地址
always @(posedge I_clk or negedge I_reset_n) begin
if (!I_reset_n) begin
r_add_flag <= 'b0;
end else if (state == ADD_DATA) begin
r_add_flag <= 'b1;
end else begin
r_add_flag <= r_add_flag;
end
end
//sda_oe控制SDA线输出
always @(posedge I_clk or negedge I_reset_n) begin
if (!I_reset_n) begin
sda_oe <= 0; // 默认状态关闭SDA输出使能
end else if (bit_cnt == 4'd8 && r_sda_cunt == I2C_CLK_DVI) begin //检测到地址匹配，准备输出在下一个时钟上升沿（进入第9个时钟周期）开始输出ACK应答信号
sda_oe <= 1; // 保持SDA输出使能
end else if ((bit_cnt == 4'd9 && r_sda_cunt == I2C_CLK_DVI) | state == IDLE | state == WAIT_ACK) begin //检测到地址匹配，准备输出在下一个时钟上升沿（进入第9个时钟周期）开始输出ACK应答信号
sda_oe <= 0; // 默认状态关闭SDA输出使能
end else if (state == READ_DATA) begin //输出slave读取的数据
sda_oe <= 1; // 保持SDA输出使能
end else begin // （第9周期结束）
sda_oe <= sda_oe; // 释放SDA线
end
end
//sda_out输出ram中的数据，并转串，同时还负责发送ACK信号
always @(posedge I_clk or negedge I_reset_n) begin
if (!I_reset_n) begin
sda_out <= 0; // 默认状态关闭SDA输出使能
end else if ((state==ACK_HOLD)|(state==ADD_ACK_HOLD)) begin //检测到地址匹配，准备输出在下一个时钟上升沿（进入第9个时钟周期）开始输出ACK应答信号
sda_out <= 0; // 保持SDA输出使能
end else if (state == READ_DATA) begin //输出slave读取的数据
sda_out <= shift_reg[7]; // 保持SDA输出使能
end else begin // （第9周期结束）
sda_out <= 0; // 释放SDA线
end
end
//SCL低电平中心点计数器
always @(posedge I_clk or negedge I_reset_n) begin
if (!I_reset_n) begin
r_sda_cunt <= 'b0;
end else if (~r_adv_scl) begin
r_sda_cunt <= r_sda_cunt + 1;
end else if (r_adv_scl) begin
r_sda_cunt <= 'b0;
end else begin
r_sda_cunt <= r_sda_cunt;
end
end
//ACK检测计数器
always @(posedge I_clk or negedge I_reset_n) begin
if (!I_reset_n) begin
r_ack_cunt <= 'b0;
end else if (state == WAIT_ACK) begin
r_ack_cunt <= r_ack_cunt + 1;
end else begin
r_ack_cunt <= 'b0;
end
end
//等待主机应答信号，SCL高电平中心点采样
always @(posedge I_clk or negedge I_reset_n) begin
if (!I_reset_n) begin
r_ack_charge_flag <= 'b0;
end else if (state == WAIT_ACK && r_ack_cunt == 8'hff && r_adv_sda == 0) begin
r_ack_charge_flag <= 'b0;
end else if (state == WAIT_ACK && r_ack_cunt == 8'hff && r_adv_sda == 1) begin
r_ack_charge_flag <= 'b1;
end else begin
r_ack_charge_flag <= r_ack_charge_flag;
end
end
always @(posedge I_clk or negedge I_reset_n) begin
if (!I_reset_n) begin
r_edid_restart <= 'b0;
end
else if (state == WAIT_ACK && r_ack_charge_flag && w_scl_ns && r_edid_restart == 'b0)
r_edid_restart <= 'b1;
else if (state == WAIT_ACK && r_ack_charge_flag && w_scl_ns && r_edid_restart == 'b1)
r_edid_restart <= 'b0;
else
r_edid_restart <= r_edid_restart;
end
// --- Block RAM实例化 ---
blk_mem_gen_1 u0_blk_mem_gen_1 (
.clka (I_clk), // BRAM时钟
.wea (1'b0), // 写使能（始终为0，表示只读）
.addra(addr_ptr), // BRAM地址
.dina (8'b0), // 输入数据（始终为0，表示只读)
.douta(mem) // 输出数据
);
endmodule

复制代码

4 显卡数据格式输出

在实际的上板验证过程中，还发现一个问题，有的显卡的输出格式并不是RGB格式，位深也不是8位，此时需要通过显卡进行修改。

AMD的显卡驱动：

NVIDA的显卡驱动：

4 测试结果
640?wx_fmt=png&from=appmsg

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