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HDMI-IP项目-主讲音频信号提取（BCH块解码+音频块识别提取）-连载十三

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FPGA通信接口
FPGA通信接口: 03-视频类接口 » HDMI/DIV
1概述

上面的课程，我们完成了对TMDS三通道数据的拆分，成功提取出数据岛部分的4bit数据，本讲我们需要将4bit的island data数据恢复成BCH块的形式，方便我们对原始数据的恢复。

2原理部分 640?wx_fmt=png&from=appmsg

关于BCH块编解码原理的介绍，我们前面的课程已经讲解过了，本章节我们要做的就是逆向恢复出BCH block数据。首先我们通过串并转换恢复出32bit的Channel 0[0:3] ~ Channel 2[0:3]数据。然后对Channel 0~Channel 2的数据进行拆分重组。

3代码部分
3.1data_island_bch_assembler.v模块

该模块为HDMI数据岛周期BCH编码组装器，负责将HDMI控制周期的并行数据流重组为符合BCH纠错编码规范的结构化数据块。其通过三路输入通道接收TMDS编码后的4位数据岛信息（含同步信号、音频及辅助数据），利用多级移位寄存器对数据进行位序列重组，最终输出符合HDMI 1.4b规范（CTA-861标准）的5个BCH编码块（4×64位+1×32位）。同时模块集成同步信号提取功能，可分离垂直/水平同步信号，为后续BCH校验及TMDS传输提供标准化的数据封装接口。

  1. `timescale 1ns / 1ps  
  2. //////////////////////////////////////////////////////////////////////////////////  
  3. // 模块名称：HDMI数据岛BCH编码组装器  
  4. // 功能描述：将HDMI数据岛周期的并行数据重组为BCH纠错码块结构  
  5. // 关键特性：  
  6. //   - 支持HDMI 1.4b规范的数据岛协议  
  7. //   - 生成5个BCH块（4个64bit + 1个32bit）  
  8. //   - 集成数据有效性校验机制  
  9. //////////////////////////////////////////////////////////////////////////////////  

  11. module data_island_bch_assembler(  
  12. input  wire         I_pixel_clk,    // 像素时钟（与TMDS字符速率同步）  
  13. input  wire         I_reste_n,      // 异步复位（低有效，注意命名应为reset_n）  
  14. input  wire [3:0]   I_island_data_ch0,  // 数据岛通道0输入（含VSYNC/HSYNC）  
  15. input  wire [3:0]   I_island_data_ch1,  // 数据岛通道1输入（音频/辅助数据）  
  16. input  wire [3:0]   I_island_data_ch2,  // 数据岛通道2输入（音频/辅助数据）  
  17. input  wire         I_island_data_vaild, // 数据有效标志（高电平有效）  

  19. // BCH块输出（符合HDMI规范第6.4节结构）  
  20. output reg [63:0]   O_BCH_block_0 ,  // BCH块0（交叉组合通道1&2数据）  
  21. output reg [63:0]   O_BCH_block_1 ,  // BCH块1（交叉组合通道1&2数据）  
  22. output reg [63:0]   O_BCH_block_2 ,  // BCH块2（交叉组合通道1&2数据）  
  23. output reg [63:0]   O_BCH_block_3 ,  // BCH块3（交叉组合通道1&2数据）  
  24. output reg [31:0]   O_BCH_block_4 ,  // BCH块4（直接来自通道0数据）  
  25. output reg          O_block_data_vaild, // BCH块有效标志  
  26. output reg          O_vsync,        // 垂直同步输出  
  27. output reg          O_hsync         // 水平同步输出  
  28. );

  30. // 控制信号寄存器组  
  31. reg [4:0]  r_block_data_cunt;       // BCH块数据计数器（注意命名应为count）  
  32. reg        r_block_data_vaild;      // 块数据有效中间信号  
  33. reg        r_island_data_ch0_d0;    // 通道0数据延迟寄存器（第0级）  
  34. reg        r_island_data_ch0_d1;    // 通道0数据延迟寄存器（第1级）  
  35. reg        r_island_data_vaild;     // 有效信号延迟寄存器  

  37. reg [31:0] r_island_data_ch0_d2;  // 通道0数据位2的移位寄存器

  39. // 通道1数据移位寄存器组（4bit输入展开为32bit）  
  40. reg [31:0] r_island_data_ch1_d0;  // 通道1数据位0的移位寄存器  
  41. reg [31:0] r_island_data_ch1_d1;  // 通道1数据位1的移位寄存器   
  42. reg [31:0] r_island_data_ch1_d2;  // 通道1数据位2的移位寄存器  
  43. reg [31:0] r_island_data_ch1_d3;  // 通道1数据位3的移位寄存器  

  45. // 通道2数据移位寄存器组（同通道1结构）  
  46. reg [31:0] r_island_data_ch2_d0;  // 通道2数据位0移位寄存器  
  47. reg [31:0] r_island_data_ch2_d1;  // 通道2数据位1移位寄存器  
  48. reg [31:0] r_island_data_ch2_d2;  // 通道2数据位2移位寄存器  
  49. reg [31:0] r_island_data_ch2_d3;  // 通道2数据位3移位寄存器

  51. // BCH块数据计数器（每个块32个有效数据）  
  52. always @(posedge I_pixel_clk or negedge I_reste_n) begin  
  53.     if (!I_reste_n) begin  
  54.         r_block_data_cunt <= 'b0;  // 复位清零  
  55.     end  
  56.     else begin   
  57.         if (I_island_data_vaild && r_block_data_cunt <= 5'h1E)  
  58.             r_block_data_cunt <= r_block_data_cunt + 1;  // 有效数据计数  
  59.         else   
  60.             r_block_data_cunt <= 'b0;  // 计数器归零  
  61.     end  
  62. end

  64. // BCH块有效信号生成（计数满30周期触发）  
  65. always @(posedge I_pixel_clk or negedge I_reste_n) begin  
  66.     if (!I_reste_n)   
  67.         r_block_data_vaild <= 'b0;  
  68.     else if (r_block_data_cunt == 5'h1E)  // 达到30计数时  
  69.         r_block_data_vaild <= 1;          // 置位有效信号  
  70.     else   
  71.         r_block_data_vaild <= 'b0;  
  72. end

  74. // 有效信号延迟一拍  
  75. always @(posedge I_pixel_clk or negedge I_reste_n) begin  
  76.     if (!I_reste_n)   
  77.         r_island_data_vaild <= 'b0;  
  78.     else   
  79.         r_island_data_vaild <= r_block_data_vaild;  // 同步时序  
  80. end

  82. // 输出有效信号生成  
  83. always @(posedge I_pixel_clk) begin  
  84.     if (!I_reste_n)   
  85.         O_block_data_vaild <= 'b0;  
  86.     else   
  87.         O_block_data_vaild <= r_island_data_vaild;  // 最终有效信号  
  88. end

  90. // 数据移位寄存器处理（通道1&2数据重组）  
  91. always @(posedge I_pixel_clk or negedge I_reste_n) begin  
  92.     if (!I_reste_n) begin  // 复位初始化  
  93.         r_island_data_ch0_d2 <= 'b0;  

  95.         r_island_data_ch1_d0 <= 'b0;  
  96.         r_island_data_ch1_d1 <= 'b0;  
  97.         r_island_data_ch1_d2 <= 'b0;  
  98.         r_island_data_ch1_d3 <= 'b0;  

  100.         r_island_data_ch2_d0 <= 'b0;  
  101.         r_island_data_ch2_d1 <= 'b0;  
  102.         r_island_data_ch2_d2 <= 'b0;  
  103.         r_island_data_ch2_d3 <= 'b0;  
  104.     end  
  105.     else if (I_island_data_vaild) begin  // 有效数据周期  
  106.         // 通道0数据移位（bit2）  
  107.         r_island_data_ch0_d2 <= {I_island_data_ch0[2],r_island_data_ch0_d2[31:1]};  

  109.         // 通道1四bit数据分别移位  
  110.         r_island_data_ch1_d0 <= {I_island_data_ch1[0],r_island_data_ch1_d0[31:1]};  
  111.         r_island_data_ch1_d1 <= {I_island_data_ch1[1],r_island_data_ch1_d1[31:1]};  
  112.         r_island_data_ch1_d2 <= {I_island_data_ch1[2],r_island_data_ch1_d2[31:1]};  
  113.         r_island_data_ch1_d3 <= {I_island_data_ch1[3],r_island_data_ch1_d3[31:1]};  

  115.         // 通道2四bit数据分别移位（同通道1）  
  116.         r_island_data_ch2_d0 <= {I_island_data_ch2[0],r_island_data_ch2_d0[31:1]};  
  117.         r_island_data_ch2_d1 <= {I_island_data_ch2[1],r_island_data_ch2_d1[31:1]};  
  118.         r_island_data_ch2_d2 <= {I_island_data_ch2[2],r_island_data_ch2_d2[31:1]};  
  119.         r_island_data_ch2_d3 <= {I_island_data_ch2[3],r_island_data_ch2_d3[31:1]};  
  120.     end  
  121.     else begin  // 非有效周期清零  
  122.         r_island_data_ch0_d2 <= 'b0;  

  124.         r_island_data_ch1_d0 <= 'b0;  
  125.         r_island_data_ch1_d1 <= 'b0;  
  126.         r_island_data_ch1_d2 <= 'b0;  
  127.         r_island_data_ch1_d3 <= 'b0;  

  129.         r_island_data_ch2_d0 <= 'b0;  
  130.         r_island_data_ch2_d1 <= 'b0;  
  131.         r_island_data_ch2_d2 <= 'b0;  
  132.         r_island_data_ch2_d3 <= 'b0;  
  133.     end  
  134. end

  136. // 通道0 bit0数据延迟链（生成HSYNC）  
  137. always @(posedge I_pixel_clk or negedge I_reste_n) begin  
  138.     if (!I_reste_n) begin  
  139.         r_island_data_ch0_d0 <= 'b0;  
  140.     end  
  141.     else   
  142.         r_island_data_ch0_d0 <= I_island_data_ch0[0];  // 同步输入数据  
  143. end

  145. // HSYNC信号输出  
  146. always @(posedge I_pixel_clk or negedge I_reste_n) begin  
  147.     if (!I_reste_n) begin  
  148.         O_hsync <= 'b0;  
  149.     end  
  150.     else   
  151.         O_hsync <= r_island_data_ch0_d0;  // 直接输出延迟后的信号  
  152. end

  154. // 通道0 bit1数据延迟链（生成VSYNC）  
  155. always @(posedge I_pixel_clk or negedge I_reste_n) begin  
  156.     if (!I_reste_n) begin  
  157.         r_island_data_ch0_d1 <= 'b0;  
  158.     end  
  159.     else   
  160.         r_island_data_ch0_d1 <= I_island_data_ch0[1];  // 同步输入数据  
  161. end

  163. // VSYNC信号输出  
  164. always @(posedge I_pixel_clk or negedge I_reste_n) begin  
  165.     if (!I_reste_n) begin  
  166.         O_vsync <= 'b0;  
  167.     end  
  168.     else   
  169.         O_vsync <= r_island_data_ch0_d1;  // 直接输出延迟后的信号  
  170. end

  172. // BCH块0组装逻辑（通道1&2数据交叉排列）
  173. always @(posedge I_pixel_clk or negedge I_reste_n) begin
  174.     if (!I_reste_n) begin
  175.         O_BCH_block_0 <= 'b0;
  176.     end
  177.     else  begin
  178.         if (r_island_data_vaild)
  179.             O_BCH_block_0 <= {r_island_data_ch2_d0[31],r_island_data_ch1_d0[31],r_island_data_ch2_d0[30],r_island_data_ch1_d0[30],
  180.                               r_island_data_ch2_d0[29],r_island_data_ch1_d0[29],r_island_data_ch2_d0[28],r_island_data_ch1_d0[28],   
  181.                               r_island_data_ch2_d0[27],r_island_data_ch1_d0[27],r_island_data_ch2_d0[26],r_island_data_ch1_d0[26],
  182.                               r_island_data_ch2_d0[25],r_island_data_ch1_d0[25],r_island_data_ch2_d0[24],r_island_data_ch1_d0[24],
  183.                               r_island_data_ch2_d0[23],r_island_data_ch1_d0[23],r_island_data_ch2_d0[22],r_island_data_ch1_d0[22],                        
  184.                               r_island_data_ch2_d0[21],r_island_data_ch1_d0[21],r_island_data_ch2_d0[20],r_island_data_ch1_d0[20],
  185.                               r_island_data_ch2_d0[19],r_island_data_ch1_d0[19],r_island_data_ch2_d0[18],r_island_data_ch1_d0[18],
  186.                               r_island_data_ch2_d0[17],r_island_data_ch1_d0[17],r_island_data_ch2_d0[16],r_island_data_ch1_d0[16],
  187.                               r_island_data_ch2_d0[15],r_island_data_ch1_d0[15],r_island_data_ch2_d0[14],r_island_data_ch1_d0[14],
  188.                               r_island_data_ch2_d0[13],r_island_data_ch1_d0[13],r_island_data_ch2_d0[12],r_island_data_ch1_d0[12],
  189.                               r_island_data_ch2_d0[11],r_island_data_ch1_d0[11],r_island_data_ch2_d0[10],r_island_data_ch1_d0[10],
  190.                               r_island_data_ch2_d0[9 ],r_island_data_ch1_d0[9 ],r_island_data_ch2_d0[8 ],r_island_data_ch1_d0[8 ],
  191.                               r_island_data_ch2_d0[7 ],r_island_data_ch1_d0[7 ],r_island_data_ch2_d0[6 ],r_island_data_ch1_d0[6 ],
  192.                               r_island_data_ch2_d0[5 ],r_island_data_ch1_d0[5 ],r_island_data_ch2_d0[4 ],r_island_data_ch1_d0[4 ],
  193.                               r_island_data_ch2_d0[3 ],r_island_data_ch1_d0[3 ],r_island_data_ch2_d0[2 ],r_island_data_ch1_d0[2 ],
  194.                               r_island_data_ch2_d0[1 ],r_island_data_ch1_d0[1 ],r_island_data_ch2_d0[0 ],r_island_data_ch1_d0[0 ]};
  195.         else  O_BCH_block_0 <= 'b0;
  196.     end
  197.         
  198. end

  200. // BCH块1组装逻辑（通道1&2数据交叉排列）
  201. always @(posedge I_pixel_clk or negedge I_reste_n) begin
  202.     if (!I_reste_n) begin
  203.         O_BCH_block_1 <= 'b0;
  204.     end
  205.     else begin
  206.         if (r_island_data_vaild)
  207.             O_BCH_block_1 <= {r_island_data_ch2_d1[31],r_island_data_ch1_d1[31],r_island_data_ch2_d1[30],r_island_data_ch1_d1[30],
  208.                               r_island_data_ch2_d1[29],r_island_data_ch1_d1[29],r_island_data_ch2_d1[28],r_island_data_ch1_d1[28],
  209.                               r_island_data_ch2_d1[27],r_island_data_ch1_d1[27],r_island_data_ch2_d1[26],r_island_data_ch1_d1[26],
  210.                               r_island_data_ch2_d1[25],r_island_data_ch1_d1[25],r_island_data_ch2_d1[24],r_island_data_ch1_d1[24],
  211.                               r_island_data_ch2_d1[23],r_island_data_ch1_d1[23],r_island_data_ch2_d1[22],r_island_data_ch1_d1[22],
  212.                               r_island_data_ch2_d1[21],r_island_data_ch1_d1[21],r_island_data_ch2_d1[20],r_island_data_ch1_d1[20],
  213.                               r_island_data_ch2_d1[19],r_island_data_ch1_d1[19],r_island_data_ch2_d1[18],r_island_data_ch1_d1[18],
  214.                               r_island_data_ch2_d1[17],r_island_data_ch1_d1[17],r_island_data_ch2_d1[16],r_island_data_ch1_d1[16],
  215.                               r_island_data_ch2_d1[15],r_island_data_ch1_d1[15],r_island_data_ch2_d1[14],r_island_data_ch1_d1[14],
  216.                               r_island_data_ch2_d1[13],r_island_data_ch1_d1[13],r_island_data_ch2_d1[12],r_island_data_ch1_d1[12],
  217.                               r_island_data_ch2_d1[11],r_island_data_ch1_d1[11],r_island_data_ch2_d1[10],r_island_data_ch1_d1[10],
  218.                               r_island_data_ch2_d1[9 ],r_island_data_ch1_d1[9 ],r_island_data_ch2_d1[8 ],r_island_data_ch1_d1[8 ],
  219.                               r_island_data_ch2_d1[7 ],r_island_data_ch1_d1[7 ],r_island_data_ch2_d1[6 ],r_island_data_ch1_d1[6 ],
  220.                               r_island_data_ch2_d1[5 ],r_island_data_ch1_d1[5 ],r_island_data_ch2_d1[4 ],r_island_data_ch1_d1[4 ],
  221.                               r_island_data_ch2_d1[3 ],r_island_data_ch1_d1[3 ],r_island_data_ch2_d1[2 ],r_island_data_ch1_d1[2 ],
  222.                               r_island_data_ch2_d1[1 ],r_island_data_ch1_d1[1 ],r_island_data_ch2_d1[0 ],r_island_data_ch1_d1[0 ]};
  223.         else  
  224.             O_BCH_block_1 <= 'b0;
  225.     end

  227. end

  229. // BCH块2组装逻辑（通道1&2数据交叉排列）
  230. always @(posedge I_pixel_clk or negedge I_reste_n) begin
  231.     if (!I_reste_n) begin
  232.         O_BCH_block_2 <= 'b0;
  233.     end
  234.     else begin
  235.         if (r_island_data_vaild)
  236.             O_BCH_block_2 <= {r_island_data_ch2_d2[31],r_island_data_ch1_d2[31],r_island_data_ch2_d2[30],r_island_data_ch1_d2[30],
  237.                               r_island_data_ch2_d2[29],r_island_data_ch1_d2[29],r_island_data_ch2_d2[28],r_island_data_ch1_d2[28],
  238.                               r_island_data_ch2_d2[27],r_island_data_ch1_d2[27],r_island_data_ch2_d2[26],r_island_data_ch1_d2[26],
  239.                               r_island_data_ch2_d2[25],r_island_data_ch1_d2[25],r_island_data_ch2_d2[24],r_island_data_ch1_d2[24],
  240.                               r_island_data_ch2_d2[23],r_island_data_ch1_d2[23],r_island_data_ch2_d2[22],r_island_data_ch1_d2[22],
  241.                               r_island_data_ch2_d2[21],r_island_data_ch1_d2[21],r_island_data_ch2_d2[20],r_island_data_ch1_d2[20],
  242.                               r_island_data_ch2_d2[19],r_island_data_ch1_d2[19],r_island_data_ch2_d2[18],r_island_data_ch1_d2[18],
  243.                               r_island_data_ch2_d2[17],r_island_data_ch1_d2[17],r_island_data_ch2_d2[16],r_island_data_ch1_d2[16],
  244.                               r_island_data_ch2_d2[15],r_island_data_ch1_d2[15],r_island_data_ch2_d2[14],r_island_data_ch1_d2[14],
  245.                               r_island_data_ch2_d2[13],r_island_data_ch1_d2[13],r_island_data_ch2_d2[12],r_island_data_ch1_d2[12],
  246.                               r_island_data_ch2_d2[11],r_island_data_ch1_d2[11],r_island_data_ch2_d2[10],r_island_data_ch1_d2[10],
  247.                               r_island_data_ch2_d2[9 ],r_island_data_ch1_d2[9 ],r_island_data_ch2_d2[8 ],r_island_data_ch1_d2[8 ],
  248.                               r_island_data_ch2_d2[7 ],r_island_data_ch1_d2[7 ],r_island_data_ch2_d2[6 ],r_island_data_ch1_d2[6 ],
  249.                               r_island_data_ch2_d2[5 ],r_island_data_ch1_d2[5 ],r_island_data_ch2_d2[4 ],r_island_data_ch1_d2[4 ],
  250.                               r_island_data_ch2_d2[3 ],r_island_data_ch1_d2[3 ],r_island_data_ch2_d2[2 ],r_island_data_ch1_d2[2 ],
  251.                               r_island_data_ch2_d2[1 ],r_island_data_ch1_d2[1 ],r_island_data_ch2_d2[0 ],r_island_data_ch1_d2[0 ]};  
  252.         else
  253.             O_BCH_block_2 <= 'b0;
  254.     end
  255. end

  257. // BCH块3组装逻辑（通道1&2数据交叉排列）
  258. always @(posedge I_pixel_clk or negedge I_reste_n) begin
  259.     if (!I_reste_n) begin
  260.         O_BCH_block_3 <= 'b0;
  261.     end
  262.     else begin
  263.         if (r_island_data_vaild)
  264.             O_BCH_block_3 <= {r_island_data_ch2_d3[31],r_island_data_ch1_d3[31],r_island_data_ch2_d3[30],r_island_data_ch1_d3[30],
  265.                               r_island_data_ch2_d3[29],r_island_data_ch1_d3[29],r_island_data_ch2_d3[28],r_island_data_ch1_d3[28],
  266.                               r_island_data_ch2_d3[27],r_island_data_ch1_d3[27],r_island_data_ch2_d3[26],r_island_data_ch1_d3[26],
  267.                               r_island_data_ch2_d3[25],r_island_data_ch1_d3[25],r_island_data_ch2_d3[24],r_island_data_ch1_d3[24],
  268.                               r_island_data_ch2_d3[23],r_island_data_ch1_d3[23],r_island_data_ch2_d3[22],r_island_data_ch1_d3[22],
  269.                               r_island_data_ch2_d3[21],r_island_data_ch1_d3[21],r_island_data_ch2_d3[20],r_island_data_ch1_d3[20],
  270.                               r_island_data_ch2_d3[19],r_island_data_ch1_d3[19],r_island_data_ch2_d3[18],r_island_data_ch1_d3[18],
  271.                               r_island_data_ch2_d3[17],r_island_data_ch1_d3[17],r_island_data_ch2_d3[16],r_island_data_ch1_d3[16],
  272.                               r_island_data_ch2_d3[15],r_island_data_ch1_d3[15],r_island_data_ch2_d3[14],r_island_data_ch1_d3[14],
  273.                               r_island_data_ch2_d3[13],r_island_data_ch1_d3[13],r_island_data_ch2_d3[12],r_island_data_ch1_d3[12],
  274.                               r_island_data_ch2_d3[11],r_island_data_ch1_d3[11],r_island_data_ch2_d3[10],r_island_data_ch1_d3[10],
  275.                               r_island_data_ch2_d3[9 ],r_island_data_ch1_d3[9 ],r_island_data_ch2_d3[8 ],r_island_data_ch1_d3[8 ],
  276.                               r_island_data_ch2_d3[7 ],r_island_data_ch1_d3[7 ],r_island_data_ch2_d3[6 ],r_island_data_ch1_d3[6 ],
  277.                               r_island_data_ch2_d3[5 ],r_island_data_ch1_d3[5 ],r_island_data_ch2_d3[4 ],r_island_data_ch1_d3[4 ],
  278.                               r_island_data_ch2_d3[3 ],r_island_data_ch1_d3[3 ],r_island_data_ch2_d3[2 ],r_island_data_ch1_d3[2 ],
  279.                               r_island_data_ch2_d3[1 ],r_island_data_ch1_d3[1 ],r_island_data_ch2_d3[0 ],r_island_data_ch1_d3[0 ]};

  281.         else
  282.             O_BCH_block_3 <= 'b0;
  283.     end
  284. end  

  286. // BCH块4组装逻辑（直接赋值）   
  287. always @(posedge I_pixel_clk or negedge I_reste_n) begin
  288.     if (!I_reste_n) begin
  289.         O_BCH_block_4 <= 'b0;
  290.     end
  291.     else begin
  292.         if (r_island_data_vaild)
  293.             O_BCH_block_4 <= r_island_data_ch0_d2;
  294.         else
  295.             O_BCH_block_4 <= 'b0;
  296.     end
  297. end     

  299. endmodule
复制代码
3.2hdmi_audio_packet_decoder.v模块

该模块为HDMI音频包解码器，主要负责从BCH编码数据块中提取并校验音频信息。通过BCH_32_24和BCH_64_56双校验单元对包头和音频数据进行纠错验证，采用两级寄存器锁存保证时序同步，通过同步FIFO实现音频数据缓冲。当检测到有效音频包（包头标识0x02且双校验通过）时，将24位PCM立体声数据分离为左右声道输出，并配合外部请求信号实现流量控制，满足HDMI 1.4b规范对音频数据包的处理要求，确保音频流传输的完整性和实时性。


  1. `timescale 1ns / 1ps  
  2. //////////////////////////////////////////////////////////////////////////////////  
  3. // 模块功能：HDMI音频数据提取与校验  
  4. // 设计规范：  
  5. // 1. 同步复位（低电平有效）  
  6. // 2. 严格遵循IEEE 1364-2001 Verilog标准  
  7. // 3. 所有输出寄存器复位初始化  
  8. // 4. 模块端口符合输入/输出方向命名规范  
  9. //////////////////////////////////////////////////////////////////////////////////  

  11. module hdmi_audio_packet_decoder(  
  12.     // 系统基础信号  
  13.     input  wire         I_pixel_clk,       // 像素时钟
  14.     input  wire         I_reset_n,         // 低有效异步复位
  15.    
  16.     // BCH数据块输入接口  
  17.     input  wire [63:0]  I_BCH_block_0,     // BCH编码数据块0  
  18.     input  wire [63:0]  I_BCH_block_1,     // BCH编码数据块1   
  19.     input  wire [63:0]  I_BCH_block_2,     // BCH编码数据块2  
  20.     input  wire [63:0]  I_BCH_block_3,     // BCH编码数据块3  
  21.     input  wire [31:0]  I_BCH_block_4,     // BCH编码包头数据

  23.     input  wire         I_block_data_vaild,// 块数据有效标志
  24.     input  wire         I_audio_packet_req,
  25.     // 音频输出接口  
  26.     output reg          O_audio_valid,     // 音频数据有效信号
  27.     output reg [23:0]   O_audio_left_data, // 左声道PCM数据
  28.     output reg [23:0]   O_audio_right_data // 右声道PCM数据
  29. );  

  31. //------------------------------------------------------------------------------  
  32. // 内部信号声明（严格位宽声明）  
  33. //------------------------------------------------------------------------------  
  34. wire        w_fifo_full  ;   
  35. wire        w_fifo_empty ;
  36. wire [7:0]  w_header_ecc, w_body_ecc;        // ECC校验结果  
  37. wire [7:0]  w_header_ecc_base, w_body_ecc_base; // ECC传输结果
  38. wire [23:0] w_header;
  39. wire [55:0] w_body;
  40. wire [63:0] w_fifo_dout;
  41. wire [63:0] w_audio_data;
  42. wire        w_rd_en;

  44. reg         r_audio_valid;
  45. reg  [63:0] r_BCH_block_0;   // 数据块0寄存器  
  46. reg  [63:0] r_BCH_block_1;   // 数据块1寄存器  
  47. reg  [63:0] r_BCH_block_2;   // 数据块2寄存器  
  48. reg  [63:0] r_BCH_block_3;   // 数据块3寄存器  
  49. reg  [31:0] r_BCH_block_4;   // 包头数据寄存器  

  51. reg  [63:0] r_BCH_block_0d;   // 数据块0寄存器  
  52. reg  [63:0] r_BCH_block_1d;   // 数据块1寄存器  
  53. reg  [63:0] r_BCH_block_2d;   // 数据块2寄存器  
  54. reg  [63:0] r_BCH_block_3d;   // 数据块3寄存器  
  55. reg  [31:0] r_BCH_block_4d;   // 包头数据寄存器  
  56. //------------------------------------------------------------------------------  
  57. // BCH校验逻辑（严格时序控制）  
  58. //------------------------------------------------------------------------------  
  59. assign w_header_ecc_base = r_BCH_block_4[31:24];   // 包头校验码提取  
  60. assign w_body_ecc_base   = r_BCH_block_0[63:56];   // 包体验证码提取  
  61. assign w_header          = I_BCH_block_4[23:0];
  62. assign w_body            = I_BCH_block_0[55:0];
  63. assign w_rd_en           = w_fifo_empty ? 1'b0 : I_audio_packet_req;      //非空时才接入需求信号
  64. assign w_audio_data      = w_fifo_empty ? 64'h000000 : w_fifo_dout; //数据速度不够发送静音数据

  66. BCH_32_24_encode u_BCH_32_24_encode(
  67.     .I_clk         (I_pixel_clk ),
  68.     .I_data_in     (w_header    ),
  69.     .O_bch_ecc_out (w_header_ecc)
  70. );

  72. BCH_64_56_encode u_BCH_64_56_encode(
  73.     .I_clk         (I_pixel_clk),
  74.     .I_data_in     (w_body     ),
  75.     .O_bch_ecc_out (w_body_ecc )
  76. );
  77. //------------------------------------------------------------------------------  
  78. // 数据锁存逻辑（严格时序控制）  
  79. //------------------------------------------------------------------------------  
  80. always @(posedge I_pixel_clk or negedge I_reset_n) begin  
  81.     if (!I_reset_n) begin  
  82.         // 异步复位初始化  
  83.         r_BCH_block_0 <= 64'h0;  
  84.         r_BCH_block_1 <= 64'h0;  
  85.         r_BCH_block_2 <= 64'h0;  
  86.         r_BCH_block_3 <= 64'h0;  
  87.         r_BCH_block_4 <= 32'h0;  
  88.     end  
  89.     else if (I_block_data_vaild) begin  
  90.         // 数据有效时锁存整个数据包  
  91.         r_BCH_block_0 <= I_BCH_block_0;  
  92.         r_BCH_block_1 <= I_BCH_block_1;  
  93.         r_BCH_block_2 <= I_BCH_block_2;  
  94.         r_BCH_block_3 <= I_BCH_block_3;   
  95.         r_BCH_block_4 <= I_BCH_block_4;
  96.     end  
  97.     else begin
  98.         r_BCH_block_0 <= 64'h0;
  99.         r_BCH_block_1 <= 64'h0;
  100.         r_BCH_block_2 <= 64'h0;
  101.         r_BCH_block_3 <= 64'h0;
  102.         r_BCH_block_4 <= 32'h0;
  103.     end
  104. end  

  106. always @(posedge I_pixel_clk or negedge I_reset_n) begin  
  107.     if (!I_reset_n) begin  
  108.         // 异步复位初始化  
  109.         r_BCH_block_0d <= 64'h0;  
  110.         r_BCH_block_1d <= 64'h0;  
  111.         r_BCH_block_2d <= 64'h0;  
  112.         r_BCH_block_3d <= 64'h0;  
  113.         r_BCH_block_4d <= 32'h0;  
  114.     end  
  115.     else  begin  
  116.         r_BCH_block_0d <= r_BCH_block_0;  
  117.         r_BCH_block_1d <= r_BCH_block_1;  
  118.         r_BCH_block_2d <= r_BCH_block_2;  
  119.         r_BCH_block_3d <= r_BCH_block_3;   
  120.         r_BCH_block_4d <= r_BCH_block_4;
  121.     end  
  122. end  

  124. //------------------------------------------------------------------------------  
  125. // 音频数据提取逻辑（满足建立/保持时间）  
  126. //------------------------------------------------------------------------------  
  127. always @(posedge I_pixel_clk or negedge I_reset_n) begin  
  128.     if (!I_reset_n) begin  
  129.         // 复位时清空音频输出  
  130.         r_audio_valid <= 1'b0;  
  131.     end  
  132.     else begin  
  133.         // 复合校验条件：包头类型+双校验通过  
  134.         if ((r_BCH_block_4[7:0] == 8'h02) && (w_header_ecc == w_header_ecc_base) &&  (w_body_ecc == w_body_ecc_base))begin  
  135.             if ((r_BCH_block_0[55:0] != 56'h00))
  136.                 r_audio_valid <= 1'b1;  
  137.             else
  138.                 r_audio_valid <= 1'b0;  
  139.         end  
  140.         else   
  141.             r_audio_valid <= 1'b0;  // 保持数据有效信号严格单周期  
  142.     end  
  143. end  

  145. //=======================================================================  
  146. // 包有效状态机
  147. //=======================================================================  

  149. always @(posedge I_pixel_clk or negedge I_reset_n) begin  
  150.     if (!I_reset_n) begin  
  151.         O_audio_valid <= 1'b0;  
  152.     end else begin  
  153.         if (I_audio_packet_req && !w_fifo_empty) begin  
  154.             O_audio_valid <= 1'b1;
  155.         end else begin  
  156.             O_audio_valid <= 1'b0;  
  157.         end  
  158.     end  
  159. end  

  161. always @(posedge I_pixel_clk or negedge I_reset_n) begin  
  162.     if (!I_reset_n) begin  
  163.         O_audio_right_data <= 'b0;  
  164.     end else begin  
  165.         O_audio_right_data <= w_audio_data[47:24];
  166.     end  
  167. end  

  169. always @(posedge I_pixel_clk or negedge I_reset_n) begin  
  170.     if (!I_reset_n) begin  
  171.         O_audio_left_data <= 'b0;  
  172.     end else begin  
  173.         O_audio_left_data <= w_audio_data[23:0];
  174.     end  
  175. end  

  177. xpm_fifo_sync #(   
  178.     .DOUT_RESET_VALUE    ("0"     ), // 复位输出值  
  179.     .ECC_MODE            ("no_ecc"), // 关闭ECC校验  
  180.     .FIFO_MEMORY_TYPE    ("auto"  ), // 自动选择存储类型  
  181.     .FIFO_READ_LATENCY   (1       ), // 标准模式读延迟  
  182.     .FIFO_WRITE_DEPTH    (1024    ), // 物理深度=2^log2(FIFO_DEPTH)  
  183.     .FULL_RESET_VALUE    (0       ), // 复位时FULL信号状态  
  184.     .READ_DATA_WIDTH     (64      ), // 必须与WRITE_DATA_WIDTH成整数倍关系  
  185.     .READ_MODE           ("fwft"  ), // 推荐使用FWFT模式降低延迟  
  186.     .SIM_ASSERT_CHK      (0       ), // 关闭仿真断言  
  187.     .WRITE_DATA_WIDTH    (64      )  // 必须与READ_DATA_WIDTH匹配或成比例  
  188. ) u_audio_fifo (  
  189.     .rst        (!I_reset_n                      ), // 异步复位连接  
  190.     .wr_clk     (I_pixel_clk                     ),  
  191.     .wr_en      (r_audio_valid                   ),  
  192.     .din        ({16'h0000, r_BCH_block_0d[47:0]}),  
  193.     .full       (w_fifo_full                     ),  
  194.     .rd_en      (w_rd_en                         ),  
  195.     .dout       (w_fifo_dout                     ),  
  196.     .empty      (w_fifo_empty                    )  
  197. );  

  199. endmodule
复制代码
4代码仿真
4.1 data_island_bch_assembler.v模块仿真

检查解析出的BCH block数据，BCH block4数据就是Header包数据，BCH block0数据是Body包数据，符合模拟发送的数据。

640?wx_fmt=png&from=appmsg

恢复出的island data中的HSYNC和VSYNC数据。

640?wx_fmt=png&from=appmsg
4.2 hdmi_audio_packet_decoder.v模块仿真

从仿真结果看，左右声道数据解析为24bit的24’h7FFFF0，符合我们仿真发送的原始数据，模块校验通过。

640?wx_fmt=png&from=appmsg

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