FPGA图像处理-图像中心差分变换

UT发布 · 发表于昨天 13:52

本帖最后由 UT发布于 2025-4-2 15:13 编辑

软件版本：Anlogic -TD5.6.1-64bit

操作系统：WIN10 64bit

硬件平台：适用安路(Anlogic)FPGA

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1概述

本文简述了图像中心差分变换的算法，讲解如何进行Verilog的算法实现，并进行上板实验。

2算法原理简介

差分图像就是目标场景在连续时间点图像相减所构成的图像，广义的差分图像定义为目标场景在时间点tk和tk+L所成图像的差别。差分图像是由目标场景在相邻时间点的图像相减得到的，从而能够得到目标场景随时间的变换。差分图像在许多领域得到了广泛的应用，比如：视频压缩，生物医学诊断，天文学，遥感，人脸识别等。

中心差分图像公式如下：

3算法仿真
3.1MatlabMatlab实验结果
3.1.1Matlab算法代码分析

源代码如下：

clear;clear all;clc;

image_in = imread('lena_1280x720.jpg');
% [row,col,n] = size(image_in); 

image_gray=rgb2gray(image_in); 

image_pad = padarray(image_gray,[1,1],'symmetric','both');
[row,col] = size(image_pad);
image_mid_diff = zeros(row,col);
image_mid_diff(:,2:col-1)= (image_pad(:,3:col)-image_pad(:,1:col-2))/2;
% image_mid_diff(2:row-1,:)= (image_pad(3:row,:)-image_pad(1:row-2,:))/2;

image_mid_diff = image_mid_diff(2:end-1,2:end-1);

figure
subplot(131);
imshow(image_in), title('the original image');
subplot(132);
imshow(image_gray), title('the translated image ');
subplot(133);
imshow(image_mid_diff), title('the translated image 1');
复制代码

3.1.2Matlab实验结果

3.2Modelsim仿真
3.2.1.1仿真执行

在件夹Algorithm_simulation下进行算法的仿真，分为sim，src和tb三个子文件夹。在sim文件夹下有win系统的快捷执行文件sim.bat，可以一键进行仿真，src文件下放的是Verilog的核心图像算法及其顶层与输入图像激励，tb文件下放的是测试激励文件及输出图像的保存。

双击执行sim文件夹下sim.bat，自动打开Modelsim仿真，自动添加仿真波形，执行完成后自动保存图像，仿真波形如图所示：

3.2.1.2仿真关键部分代码解析

Sim.do执行仿真代码，文件内容如下：

#
# Create work library
#
vlib work
#
# Compile sources
#
vlog "../src/*.v"
vlog "../tb/*.v"
#
# Call vsim to invoke simulator
#
vsim -voptargs=+acc work.top_tb
#
# Add waves
#
do wave.do
#
# Run simulation
#
run -all
#
# End
复制代码

图像输入代码部分：

reg                 en;
reg [12:0]         h_syn_cnt = 'd0;
reg [12:0]         v_syn_cnt = 'd0;
reg [23:0]         image [0 : H_ACTIVE*V_ACTIVE-1];
reg [31:0]         image_cnt = 'd0;

//读取txt文件到image数组中
initial begin
        $readmemh("../matlab_src/image_720_1280_3.txt", image);
end

// 行扫描计数器
always@(posedge i_clk)
begin
        if(h_syn_cnt == H_TOTAL_TIME-1)
        h_syn_cnt <= 0;
    else
        h_syn_cnt <= h_syn_cnt + 1;
end

// 列扫描计数器
always@(posedge i_clk)
begin
        if(h_syn_cnt == H_TOTAL_TIME-1)
        begin
        if(v_syn_cnt == V_TOTAL_TIME-1)
            v_syn_cnt <= 0;
        else
            v_syn_cnt <= v_syn_cnt + 1;
        end
end

// 行同步控制
always@(posedge i_clk)
begin
    if(h_syn_cnt < H_SYNC_TIME)
        o_hsyn <= 0;
    else
        o_hsyn <= 1;
end

// 场同步控制
always@(posedge i_clk)
begin
    if(v_syn_cnt < V_SYNC_TIME)
        o_vsyn <= 0;
    else
        o_vsyn <= 1;
end

// 坐标使能.
always@(posedge i_clk)
begin
    if(v_syn_cnt >= V_SYNC_TIME + V_BACK_PORCH && v_syn_cnt < V_SYNC_TIME + V_BACK_PORCH + V_ACTIVE)
    begin
        if(h_syn_cnt >= H_SYNC_TIME + H_BACK_PORCH && h_syn_cnt < H_SYNC_TIME + H_BACK_PORCH + H_ACTIVE)
            en <= 1;
        else
            en <= 0;
    end
    else
        en <= 0;
end

always@(posedge i_clk)
begin
    if(en)
        begin
                o_r                 <= image[image_cnt][23:16];
                o_g                 <= image[image_cnt][15:8];
                o_b                 <= image[image_cnt][7:0];
            image_cnt         <= image_cnt + 1;
        end
        else if(image_cnt == H_ACTIVE*V_ACTIVE)
        begin
                o_r                 <= 8'h00;
                o_g                 <= 8'h00;
                o_b                 <= 8'h00;
            image_cnt         <= 'd0;
        end        
    else
        begin
                o_r                 <= 8'h00;
                o_g                 <= 8'h00;
                o_b                 <= 8'h00;
            image_cnt         <= image_cnt;
        end        
end

always@(posedge i_clk)
begin
        o_en <= en;
end
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图像输出保存代码部分：

reg             clk; 
reg             rst_n;

integer                 image_txt;

reg [31:0]                 pixel_cnt;
wire[23:0]          data; 
wire            de; 


top u_top
(
    .i_clk                              (clk                ),
    .i_rst_n                      (rst_n              ),
    .o_gray_data             (data               ),
    .o_gray_de               (de                 )
);

always #(1) clk = ~clk;

initial 
begin
        clk   = 1;
    rst_n = 0;         
        #100
    rst_n = 1;
        
end

initial 
begin
    image_txt = $fopen("../matlab_src/image_720_1280_3_out.txt");
end

always@(posedge clk or negedge rst_n) 
begin
    if(!rst_n) 
        begin
        pixel_cnt <= 0;
    end
    else if(de) 
        begin
        pixel_cnt = pixel_cnt + 1;
        $fwrite(image_txt,"%h\n",data);
    end
end

always@(posedge clk ) 
begin
        if(pixel_cnt == 720*1280)
        begin
                $display("*******************************************************************************");                
                $display("*** Success:image_720_1280_3_out.txt is output complete! %t", $realtime, "ps***");
                $display("*******************************************************************************");
                        $fclose(image_txt);
                $stop;
        end        
end
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3.2.2Modelsim实验结果

matlab查看输入输出的图像代码部分：

clear;clear all;clc;

row = 720;  
col = 1280;  
n   = 3;    

image_sim_pass = uint8(zeros(row,col,n));
fid = fopen('image_720_1280_3_out.txt','r');
for x = 1:row
    for y = 1:col
        RGB = fscanf(fid,'%s',1);
        image_sim_pass(x,y,1) = uint8(hex2dec(RGB(1:2)));
        image_sim_pass(x,y,2) = uint8(hex2dec(RGB(3:4)));
        image_sim_pass(x,y,3) = uint8(hex2dec(RGB(5:6)));              
    end 
end
fclose(fid);

image_1 = imread('lena_1280x720.jpg');

subplot(121);
imshow(image_1), title('The original image');

subplot(122);
imshow(image_sim_pass),title('After processing images');
imwrite(image_sim_pass,'lena_1280x720_sim_pass.jpg');   
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modelsim 仿真结果如图所示：

4工程实现
4.1Verilog代码分析

变量声明

reg        [1:0]                i_hsyn_d;
reg        [1:0]                i_vsyn_d;
reg        [1:0]                i_en_d;
reg [15:0]                i_r_d;
reg [15:0]                 i_g_d;
reg [15:0]                 i_b_d;

reg [7:0]                diff_reg_r;
reg [7:0]                diff_reg_g;
reg [7:0]                diff_reg_b;
输出赋值
assign o_hs =i_hsyn_d[1];
assign o_vs =i_vsyn_d[1];
assign o_en =i_en_d[1]        ;
assign o_r        = diff_reg_r;
assign o_g        = diff_reg_g;
assign o_b        = diff_reg_b;
信号同步
always@(posedge i_clk ) 
begin
        i_hsyn_d <=        {i_hsyn_d[0],i_hsyn};
        i_vsyn_d <=        {i_vsyn_d[0],i_vsyn};
        i_en_d         <=        {i_en_d[0]        ,i_en};
        i_r_d    <= {i_r_d[7:0] ,i_r};
        i_g_d    <= {i_g_d[7:0] ,i_g};
        i_b_d    <= {i_b_d[7:0] ,i_b};
end
差分计算
always@(posedge i_clk or negedge i_rst_n) 
begin
    if(!i_rst_n)
        begin
        diff_reg_r <= 8'd0;
        diff_reg_g <= 8'd0;
        diff_reg_b <= 8'd0;
    end
    else 
        begin
        diff_reg_r <= (i_r_d[15:8]-i_r)>>1;
        diff_reg_g <= (i_g_d[15:8]-i_g)>>1;
        diff_reg_b <= (i_b_d[15:8]-i_b)>>1;
    end
end
endmodule
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