[米联客-XILINX-H3_CZ08_7100] FPGA_图像入门连载-25FPGA 实现基于帧差法的目标检测

本帖最后由 FPGA课程于 2024-10-22 19:58 编辑

软件版本：VIVADO2021.1
操作系统：WIN10 64bit
硬件平台：适用 XILINX A7/K7/Z7/ZU/KU 系列 FPGA
实验平台：米联客-MLK-H3-CZ08-7100开发板
板卡获取平台：https://milianke.tmall.com/
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1 图像帧差法的目标检测算法简介

图像帧差法是常用的运动目标检测的方法之一，其原理是在视频图像序列中相邻两帧或三帧间采用基于帧图像的像素差分得到图像中的运动区域。

首先，将相邻帧图像对应像素相减得到差分图像，然后进行图像二值化，在环境亮度变化不大的情况下，如果对应像素变化小于阈值时，那么就为背景像素。如果图像区域的像素变化很大，认为这是图像中运动物体引起的，将这些区域标记为前景像素，利用标记的像素区域就可以确定运动目标在图像中的位置。由于相邻两帧间的时间短，用前一帧图像作为当前帧的背景有较好的实时性，更新速度快、算法简单、计算量小。同时算法不足是对环境噪声十分敏感，阈值的选择很关键，选择小了不能抑制图像中的噪声，高了则忽略了图像中的变化。

2 设计分析
2.1Verilog 代码分析

//帧差分核心源代码：
parameter THRESHOLD = 70;// 20~100
reg i_hsyn_d0; reg i_vsyn_d0; reg i_de_d0;
reg [7:0] data_d0;
reg frame_diff_begin; reg [2:0] frame_cnt;
always@(posedge i_clk) begin
i_hsyn_d0 <= i_hsyn; i_vsyn_d0 <= i_vsyn; i_de_d0 <= i_de;
data_d0 <= i_data_0[7:0];
end
always@(posedge i_clk ornegedge i_rst_n) begin
if(!i_rst_n) begin
frame_cnt <= 0; end
else if(~i_vsyn & i_vsyn_d0) begin
if(frame_cnt == 5)
frame_cnt <= 5;
else
frame_cnt <= frame_cnt + 1;
end end
always@(posedge i_clk ornegedge i_rst_n) begin
if(!i_rst_n) begin
frame_diff_begin <= 0;
end
else if(frame_cnt == 5) begin
frame_diff_begin <= 1; end
end
always@(posedge i_clk ornegedge i_rst_n) begin
if(!i_rst_n) begin
o_data <= 8'h00; end
else if(frame_diff_begin == 1 && i_de_d0 == 1) begin
if(i_data_0[7:0] <= i_data_1[7:0]) begin
if(i_data_ 1[7:0] - i_data_0[7:0] >= THRESHOLD)
o_data <= 8'hff; else
o_data <= 8'h00;
end else begin
if(i_data_0[7:0] - i_data_ 1[7:0] >= THRESHOLD)
o_data <= 8'hff; else
o_data <= 8'h00;
end end
end
always@(posedge i_clk ) begin
o_hs <= i_hsyn_d0;
o_vs <= i_vsyn_d0;
o_de <= i_de_d0 ;
end
选取框的代码：
always@(posedge i_clk ) begin
i_vsyn_d <= i_vsyn; end
//显示区域行计数
always@(posedge i_clk ornegedge i_rst_n) begin
if(!i_rst_n) begin
h_cnt <= 11'd0; end
else if(i_de) begin
if(h_cnt == H_ACTIVE - 1'b1) h_cnt <= 11'd0;
else
h_cnt <= h_cnt + 11'd1;
end end
//显示区域场计数
always@(posedge i_clk ornegedge i_rst_n) begin
if(!i_rst_n) begin
v_cnt <= 11'd0; end
else if(h_cnt == H_ACTIVE - 1'b1) begin
if(v_cnt == V_ACTIVE - 1'b1) v_cnt <= 11'd0;
else
v_cnt <= v_cnt + 11'd1;
end end
//查找 H 最小值
always@(posedge i_clk ornegedge i_rst_n) begin
if(!i_rst_n) begin
h_min <= H_ACTIVE;
end
else if(~i_vsyn_d & i_vsyn) begin
h_min <= H_ACTIVE;
end
else if(i_data == 8'hff && h_min > h_cnt) begin
h_min <= h_cnt;
end
end
//查找 H 最大值
always@(posedge i_clk ornegedge i_rst_n) begin
if(!i_rst_n) begin
h_max <= 8'h00;
end
else if(~i_vsyn_d & i_vsyn) begin
h_max <= 8'h00;
end
else if(i_data == 8'hff && h_max < h_cnt) begin
h_max <= h_cnt;
end end
//查找 V 最小值
always@(posedge i_clk ornegedge i_rst_n) begin
if(!i_rst_n) begin
v_min <= V_ACTIVE;
end
else if(~i_vsyn_d & i_vsyn) begin
v_min <= V_ACTIVE;
end
else if(i_data == 8'hff && v_min > v_cnt) begin
v_min <= v_cnt;
end end
//查找 V 最大值
always@(posedge i_clk ornegedge i_rst_n) begin
if(!i_rst_n) begin
v_max <= 8'h00;
end
else if(~i_vsyn_d & i_vsyn) begin
v_max <= 8'h00;
end
else if(i_data == 8'hff && v_max < v_cnt) begin
v_max <= v_cnt;
end end
always@(posedge i_clk ornegedge i_rst_n) begin
if(!i_rst_n) begin
h_min_d <= 'd0; h_max_d <= 'd0; v_min_d <= 'd0; v_max_d <= 'd0;
end
else if(~i_vsyn & i_vsyn_d) begin
h_min_d <= h_min; h_max_d <= h_max; v_min_d <= v_min; v_max_d <= v_max;
end end
//显示区域行计数
always@(posedge i_clk ornegedge i_rst_n) begin
if(!i_rst_n) begin
ori h cnt <= 11'd0; end
else if(i_de_original) begin
if(ori h cnt == H_ACTIVE - 1'b1) ori h cnt <= 11'd0;
else
ori h cnt <= ori h cnt + 11'd1;
end end
//显示区域场计数
always@(posedge i_clk ornegedge i_rst_n) begin
if(!i_rst_n) begin
ori v cnt <= 11'd0; end
else if(ori h cnt == H_ACTIVE - 1'b1) begin
if(ori v cnt == V_ACTIVE - 1'b1) ori v cnt <= 11'd0;
else
ori v cnt <= ori v cnt + 11'd1;
end end
always@(posedge i_clk ornegedge i_rst_n) begin
if(!i_rst_n) begin
o_r <= 'd0; o_g <= 'd0; o_b <= 'd0;
end
else if(((ori h cnt == h_min_d || ori h cnt == h_max_d ) && ori v cnt >= v_min_d && ori v cnt <= v_max_d)||
((ori v cnt == v_min_d || ori v cnt == v_max_d ) && ori h cnt >= h_min_d && ori h cnt <=
h_max_d))
begin
o_r <= R_VALUE; o_g <= G_VALUE; o_b <= B_VALUE;
end else begin
o_r <= i r original; o_g <= i g original; o_b <= i b original;
end end

复制代码

2.2 工程结构分析

我们将图像算法的模块做成 IP 后，在vivado 中进行工程的搭建，工程结构如图所示：

3 搭建 Vitis-sdk 工程

创建 soc_base sdk platform 和 APP 工程的过程不再重复，可以阅读 3-3-01_sdk_base_app。以下给出创建好 soc_base sdk platform 的截图和对应工程 APP 的截图。

3.1 创建 SDK Platform 工程

3.2SDKAPP工程

4 硬件连接

硬件连接如图所示：

5 上板实验结果

实验结果如图所示：

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