米联客-XILINX-H3_CZ08_7100] FPGA_AXI总线入门连载-10PL 读写 PS 端 DDR(FDMA)

本帖最后由 FPGA课程于 2024-10-15 18:40 编辑

软件版本：VIVADO2021.1
操作系统：WIN10 64bit
硬件平台：适用 XILINX A7/K7/Z7/ZU/KU 系列 FPGA
实验平台：米联客-MLK-H3-CZ08-7100开发板
板卡获取平台：https://milianke.tmall.com/
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1概述

FDMA 是米联客的基于 AXI4 总线协议定制的一个 DMA 控制器。有了这个 IP 我们可以统一实现用FPGA 代码直接读写 PL 的 DDR 或者 PS 的 DDR。本文中 FDMA 的 IP 是开源的，在配套 FPGA 工程的 uisrc/ip 路径下可以找到源码。本文的 IP 已经利用VIVADO 做了图形化的封装，所以可以直接通过图形化连线设计，使用非常方便。

本文实验目的：

1:利用米联客自定一定 FDMA2.0/3.0 版本搭建 SOC 工程(最新发布的版本是 3.0)

2:编写 FPGA 测试代码实现，PL 写入数据到 PS DDR 然后再读出 PS DDR 中的数据，对比是否正确。

为了让 PS 的 DDR 可以运行，必须新建一个 vitis-sdk 工程，这个工程主要是为了初始化 PS DDR,我们可以简单新建一个自带的hello 工程。

2搭建 SOC 系统工程

新建一个名为为 soc_prj 的工程,之后创建一个 BD 文件，并命名为 system ，添加并且配置好 ZYNQ Ultrascale+ MPSOC IP 。读者需要根据自己的硬件类型配置好输入时钟频率、内存型号、串口，连接时钟等。新手不清楚这些内容个，请参考“3-2-01_ex_soc_base .pdf” “01 HelloWold/DDR/网口测试 ”这篇文章。

2. 1PS 部分设置
1:PS 复位设置

2:PS Slave AXI 设置

3:PL 输出时钟设置

2.2 添加自定义 IP
1:设置 IP 路径

本文中是我们第一次在 BD 图形化设计中添加自定义的 IP ，自定义的 IP 需要设置 IP 路径才能被识别到。默认情况下，我们自定的 IP 在配套工程的 uisrc/ip 路径下：

2.3PL 图像化编程

2.4 添加FPGA FDMA 读写代码

上图中源码在配套fpga工程的uisrc/rtl路径中，本文中我们修改了默认的system_wrapper.v文件为 system_wrapper_fdma.v 这样的好处是对默认文件和手动修改过的文件加以区分，以免幸苦修改的代码一不小心，被软件自动更新替换掉。

关键的代码为 fdma_test.v 。在这个程序中，写入一定数据到DDR中，然后再读出，对比是否有错误，几个关键参数：

TEST_MEM_SIZE：定义了测试内从空间的大小，以byte为单位,是整数倍的 FDMA_BURST_LEN *(fdma_wdata/8)。

FDMA_BURST_LEN:定义每次 FDMA 传输的长度，这个长度是整数倍的 fdma_wdata 或者 fdma_rdata。

ADDR_MEM_OFFSET:代码了内从访问的起始地址。

`timescale 1ns / 1ns
/*******************************MILIANKE*******************************
*Company : MiLianKe Electronic Technology Co., Ltd.
*WebSite:https://www.milianke.com
*TechWeb:https://www.uisrc.com
*tmall-shop:https://milianke.tmall.com
*jd-shop:https://milianke.jd.com
*taobao-shop1: https://milianke.taobao.com
*Create Date: 2019/12/17
*Module Name:fdma_ddr_test
*File Name:fdma_ddr_test.v
*Description:
*The reference demo provided by Milianke is only used for learning.
*We cannot ensure that the demo itself is free of bugs, so users
*should be responsible for the technical problems and consequences
*caused by the use of their own products.
*Copyright: Copyright (c) MiLianKe
*All rights reserved.
*Revision: 1.0
*Signal description
*1) _i input
*2) _o output
*3) _n activ low
*4) _dg debug signal
*5) _r delay or register
*6) _s state mechine
*********************************************************************/
module fdma_test#
(
parameter TEST_MEM_SIZE = 32'd536800000,
parameter FDMA_BURST_LEN = 16'd1000,
parameter ADDR_MEM_OFFSET = 1024*1024*50
)
(
input ui_clk,
input fdma_rstn,
output [31: 0] fdma_waddr,
output reg fdma_wareq,
output [15: 0] fdma_wsize,
input fdma_wbusy,
output reg [31:0] fdma_wdata,
input fdma_wvalid,
output fdma_wready,
output [31: 0] fdma_raddr,
output reg fdma_rareq,
output [15: 0] fdma_rsize,
input fdma_rbusy,
input [31:0] fdma_rdata,
input fdma_rvalid,
output fdma_rready
);
parameter WRITE1 = 0;
parameter WRITE2 = 1;
parameter READ1 = 2;
parameter READ2 = 3;
reg [31: 0] fdma_waddr_r;
reg [16 :0] fdma_rcnt = 0;
reg [1 :0] T_S = 0;
assign fdma_waddr = fdma_waddr_r + ADDR_MEM_OFFSET;
assign fdma_raddr = fdma_waddr;
assign fdma_wsize = FDMA_BURST_LEN;
assign fdma_rsize = FDMA_BURST_LEN;
reg [10:0] rst_cnt = 0;
always @(posedge ui_clk)
if(fdma_rstn == 1'b0)begin
rst_cnt <=0;
end
else begin
if(rst_cnt[10] == 1'b0)
rst_cnt <= rst_cnt + 1'b1;
else
rst_cnt <= rst_cnt;
end
assign fdma_wready = 1'b1;
assign fdma_rready = 1'b1;
always @(posedge ui_clk)begin
if(rst_cnt[10] == 1'b0)begin
T_S <=0;
fdma_wareq <= 1'b0;
fdma_rareq <= 1'b0;
fdma_wdata<=0;
fdma_waddr_r <=0;
end
else begin
case(T_S)
WRITE1:begin
if(fdma_waddr_r>TEST_MEM_SIZE) fdma_waddr_r<=0;
if(!fdma_wbusy)begin
fdma_wareq <= 1'b1;
fdma_wdata <= 0;
end
if(fdma_wareq&&fdma_wbusy)begin
fdma_wareq <= 1'b0;
T_S <= WRITE2;
end
end
WRITE2:begin
if(!fdma_wbusy) begin
T_S <= READ1;
fdma_wdata <= 32'd0;
end
else if(fdma_wvalid) begin
fdma_wdata <= fdma_wdata + 1'b1;
end
end
READ1:begin
if(!fdma_rbusy)begin
fdma_rareq <= 1'b1;
fdma_rcnt <= 0;
end
if(fdma_rareq&&fdma_rbusy)begin
fdma_rareq <= 1'b0;
T_S <= READ2;
end
end
READ2:begin
if(!fdma_rbusy) begin
T_S <= WRITE1;
fdma_rcnt <= 32'd0;
fdma_waddr_r <= fdma_waddr_r + FDMA_BURST_LEN*4;//32/8=4
end
else if(fdma_rvalid) begin
fdma_rcnt <= fdma_rcnt + 1'b1;
end
end
default:
T_S <= WRITE1;
endcase
end
end
wire test_error = ((fdma_rready&&fdma_rvalid) && (fdma_rcnt[15:0] != fdma_rdata[15:0]));
ila_0 ila_dbg (
.clk(ui_clk),
.probe0({fdma_waddr[15:0],fdma_wdata[15:0],fdma_wareq,fdma_wvalid,fdma_wready,fdma_wbusy}),
.probe1({fdma_rdata[15:0],fdma_rcnt[15:0],fdma_rvalid,fdma_rready,fdma_rbusy,T_S,test_error,fdma_rstn})
);
endmodule

复制代码

2.5 设置地址分配

2.6 编译并导出平台文件

1:单击 Block 文件 --> 右键 --> Generate the Output Products --> Global --> Generate。

2: 单击 Block 文件 --> 右键 --> Create a HDL wrapper( 生成 HDL 顶层文件 ) --> Let vivado manager wrapper and auto-update(自动更新)。

3:生成 Bit 文件。

4:导出到硬件: File --> Export Hardware --> Include bitstream

5:导出完成后，对应工程路径的 zu_hw 路径下有硬件平台文件：system_wrapper.xsa 的文件。根据硬件平台文件 system_wrapper.xsa 来创建需要 Platform 平台。

3搭建 Vitis-sdk 工程

创建 zu_base sdk platform 和 APP 工程的过程不再重复，可以阅读本章节 01~05 相关 demo 。以下给出创建好 zu_base sdk platform 的截图和对应工程 APP 的截图。

3.1 创建 SDK Platform 工程

3.2 创建 hello APP 工程

4实验结果

1:先运行 hello app

2:打开设备

3:如果没有出来下图的 hw_ila波形窗口，右击刷新

4:观察在线逻辑分析结果

5:写入过程

6:读出过程

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