[米联客-XILINX-H3_CZ08_7100] FPGA基础篇连载-20 I2C MASTER控制器驱动设

本帖最后由 FPGA课程于 2024-9-2 10:43 编辑

软件版本：VIVADO2021.1
操作系统：WIN10 64bit
硬件平台：适用 XILINX A7/K7/Z7/ZU/KU 系列 FPGA
实验平台：米联客-MLK-H3-CZ08-7100开发板
板卡获取平台：https://milianke.tmall.com/
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1系统框图

I2C Master控制器主要包含I2C收发数据状态机，SCL时钟分频器、发送移位模块、接收移位模块、空闲控制忙指示模块。SCL和SDA的输出逻辑和时序通过SCL和I2C状态机控制。

重点介绍关键信号：

IO_sda为I2C双向数据总线

O_scl为I2C时钟

I_wr_cnt写数据字节长度，包含了器件地址，发送I_iic_req前，预设该值

I_rd_cnt读数据字节长度，仅包含读回有效部分，发送I_iic_req前，预设该值

I_wr_data写入的数据

O_rd_data读出的数据，如果是读请求，当O_iic_busy从高变低代表数据读回有效

I_iic_req I2C操作请求，根据I_rd_cnt是否大于0决定是否有读请求

I_iic_mode是否支持随机读写，发送I_iic_req前，预设该值

O_iic_busy总线忙

2状态机设计

所有的SDA和SCL控制依据状态机设计。

IDLE：在IDLE状态，当iic_req请求有效代表一次全新的传输，进入I2C START启动传输阶段，如果rd_req有效代表目前要进行repeated start，也是进入START状态。

START：在START状态对bcnt进行初始化，设置需要发送的bit数量,因为不管是写操作，还是随机读操作，I2C总线协议要求，都要发送器件地址。因此在START后发送7Bit的器件地址和1bit的读/写位。

W_WAIT：在此阶段发送一个完整的8bit数据，发送移位模块也会在此阶段对数据移位。

W_ACK：对于写操作，SLAVE设备响应ACK，如果还有数据需要些，则回到W_WAIT;如果还要进行读操作，则回到IDLE产生一次Repeated Start；如果已经完成所有数据发送，也没有数据需要读，则进入STOP1

R_WAIT：在此阶段完成8bits数据接收，接收移位模块工作，之后进入R_ACK

R_ACK：响应NACK，如果还有数据需要接收，则再次进入R_WAIT,否则进入STOP1，完成本次传输。

STOP1：产生停止位，SDA=0 SDA=1，进入STOP1

SOTP2：产生停止位，SDA=1 SDA=1,回到IDLE

3程序源码

/*******************************I2C控制器 MASTER*********************
--以下是米联客设计的I2C总线MASTER控制器
--1.代码简洁，占用极少逻辑资源，代码结构清晰，逻辑设计严谨
--2.使用方便，只需要把发送的数据放入寄存器，就可以自动支持任意长度的写数据
--3.使用方便，只需要把读的数据告知控制器，就可以自动支持任意长度的读数据
--4.1.1版本，升级了O_iic_bus_error标志信号，当总线写操作没有ACK返回，设置O_iic_bus_error，可以通过观察O_iic_bus_error查看总线是否有错误
*********************************************************************/
`timescale 1ns / 1ns //仿真刻度/精度
module uii2c#
(
parameter integer WMEN_LEN = 8'd0,//写长度，以字节为单位，包含器件地址
parameter integer RMEN_LEN = 8'd0,//读长度，以字节为单位，不包含器件地址
parameter integer CLK_DIV = 16'd499// I2C时钟分频系数
)
(
input wire I_clk,//系统时钟输入
input wire I_rstn,//系统复位，低电平有效
output reg O_iic_scl = 1'b0,//I2C时钟SCL
inout wire IO_iic_sda,//I2C 数据总线
input wire [WMEN_LEN*8-1'b1:0]I_wr_data,//写数据寄存器，其中WMEN_LEN设置了最大支持的数据字节数，越大占用的FPGA资源越多
input wire [7:0]I_wr_cnt,//写数据计数器，代表写了多少个字节
output reg [RMEN_LEN*8-1'b1:0]O_rd_data = 0,//读数据寄存器，其中RMEN_LEN设置了最大支持的数据字节数，越大占用的FPGA资源越多
input wire [7:0]I_rd_cnt,//读数据计数器
input wire I_iic_req,//I_iic_req == 1 使能I2C传输
input wire I_iic_mode,//I_iic_mode = 1 随机读 I_iic_mode = 0 读当前寄存器或者页读
output reg O_iic_busy = 1'b0,//I2C控制器忙
output reg O_iic_bus_error, //I2C总线，无法读到正确ACK出错
output reg IO_iic_sda_dg
);
localparam IDLE = 4'd0;//I2C 总线空闲状态
localparam START = 4'd1;//I2C 总线启动
localparam W_WAIT = 4'd2;//I2C 总线等待写完成
localparam W_ACK = 4'd3;//I2C 总线等待写WACK
localparam R_WAIT = 4'd4;//I2C 总线等待读完成
localparam R_ACK = 4'd5;//I2C 总线等待读RACK
localparam STOP1 = 4'd6;//I2C 总线产生停止位
localparam STOP2 = 4'd7;//I2C 总线产生停止位
localparam SCL_DIV = CLK_DIV/2;
localparam OFFSET = SCL_DIV - SCL_DIV/4;//设置I2C总线的SCL时钟的偏移，以满足SCL和SDA的时序要求，外部的SCL延迟内部的半周期的四分之三
reg [2:0] IIC_S = 4'd0; //I2C 状态机
//generate scl
reg [15:0] clkdiv = 16'd0; //I2C 时钟分频寄存器
reg scl_r = 1'b1; //I2C控制器的SCL内部时钟
reg sda_o = 1'b0; //I2C控制器的SDA
reg scl_clk = 1'b0; //I2C控制器内部SCL时钟，与外部时钟存在OFFSET参数设置的相位偏移
reg [7:0] sda_r = 8'd0; //发送寄存器
reg [7:0] sda_i_r = 8'd0; //接收寄存器
reg [7:0] wcnt = 8'd0; //发送数据计数器，以byte为单位
reg [7:0] rcnt = 8'd0; //接收数据计数器，以byte为单位
reg [2:0] bcnt = 3'd0; //bit计数器
reg rd_req = 1'b0; //读请求，当判断到需要读数据，内部状态机中设置1
wire sda_i; //sda 输入
wire scl_offset; //scl 时钟偏移控制
//assign sda_i = (IO_iic_sda == 1'b0) ? 1'b0 : 1'b1; //读总线
//assign IO_iic_sda = (sda_o == 1'b0) ? 1'b0 : 1'bz; //写总线，1'bz代表高阻，I2C外部通过上拉电阻，实现总线的高电平
PULLUP PULLUP_inst (.O(iic_sda));
//XILINX I2C 用IOBUF实现控制
IOBUF #(
.DRIVE(12), // Specify the output drive strength
.IBUF_LOW_PWR("TRUE"), // Low Power - "TRUE", High Performance = "FALSE"
.IOSTANDARD("DEFAULT"), // Specify the I/O standard
.SLEW("SLOW") // Specify the output slew rate
) IOBUF_inst (
.O(sda_i), // Buffer output
.IO(IO_iic_sda), // Buffer inout port (connect directly to top-level port)
.I(sda_o), // Buffer input
.T(sda_o) // 3-state enable input, high=input, low=output
);
//scl 时钟分频器
always@(posedge I_clk)
if(clkdiv < SCL_DIV)
clkdiv <= clkdiv + 1'b1;
else begin
clkdiv <= 16'd0;
scl_clk <= !scl_clk;
end
assign scl_offset = (clkdiv == OFFSET);//设置scl_offset的时间参数
always @(posedge I_clk) O_iic_scl <= scl_offset ? scl_r : O_iic_scl; //O_iic_scl延迟scl_offset时间的scl_r
//采集I2C 数据总线sda
always @(posedge I_clk) IO_iic_sda_dg <= sda_i;
//当IIC_S状态机处于，同时空闲状态，设置SCL为高电平，同时也是空闲，停止状态，用于产生起始位和停止位时序，否则寄存scl_clk时钟
always @(*)
if(IIC_S == IDLE || IIC_S == STOP1 || IIC_S == STOP2)
scl_r <= 1'b1;
else
scl_r <= scl_clk;
//当进入IIC_S状态为启动、停止设置sda=0，结合scl产生起始位，或者(IIC_S == R_ACK && (rcnt != I_rd_cnt) sda=0，用于产生读操作的ACK
always @(*)
if(IIC_S == START || IIC_S == STOP1 || (IIC_S == R_ACK && (rcnt != I_rd_cnt)))
sda_o <= 1'b0;
else if(IIC_S == W_WAIT)
sda_o <= sda_r[7];
else sda_o <= 1'b1; //否则其他状态都为1，当(IIC_S == R_ACK && (rcnt == I_rd_cnt) 产生一个NACK
//I2C数据发送模块，所有的写数据都通过此模块发送
always @(posedge scl_clk)
if(IIC_S == W_ACK || IIC_S == START)begin//IIC_S=START和W_ACK，把需要发送的数据，寄存到sda_r
sda_r <= I_wr_data[(wcnt*8) +: 8];//寄存需要发发送的数据到sda_r
if( rd_req ) sda_r <= {I_wr_data[7:1],1'b1};//对于读操作，rd_req由内部代码产生，当写完第一个数据(器件地址)，后通过判断I_rd_cnt，确认是否数据需要读
end
else if(IIC_S == W_WAIT)//当W_WAT状态，通过移位操作，把数据发送到数据总线
sda_r <= {sda_r[6:0],1'b1};//移位操作
else
sda_r <= sda_r;
//sda data bus read and hold data to O_rd_data register when IIC_S=R_ACK
//I2C数据接收模块，I2C读期间，把数据通过移位操作，移入O_rd_data
always @(negedge scl_clk)begin
if(IIC_S == R_WAIT ) //当IIC_S == R_WAIT ||IIC_S == W_ACK(如果读操作，第1个BIT是W_ACK这个状态读)启动移位操作
sda_i_r <= {sda_i_r[6:0],sda_i};
else if(IIC_S == R_ACK)//当IIC_S == R_ACK,完成一个BYTE读，把数据保存到O_rd_data
O_rd_data[((rcnt-1'b1)*8) +: 8] <= sda_i_r[7:0];
else if(IIC_S == IDLE)//空闲状态，重置sda_i_r
sda_i_r <= 8'd0;
end
//总线忙状态
always @(posedge scl_clk or negedge I_rstn )begin
if(I_rstn == 1'b0)
O_iic_busy <= 1'b0;
else begin
if((I_iic_req == 1'b1 || rd_req == 1'b1 || O_iic_bus_error))//I_iic_req == 1'b1 || rd_req == 1'b1总线进入忙状态
O_iic_busy <= 1'b1;
else if(IIC_S == IDLE)
O_iic_busy <= 1'b0;
end
end
//总线忙状态
always @(negedge scl_clk or negedge I_rstn )begin
if(I_rstn == 1'b0)
O_iic_bus_error <= 1'b0;
else begin
if(IIC_S == W_ACK && sda_i == 1'b1)//I_iic_req == 1'b1 || rd_req == 1'b1总线进入忙状态
O_iic_bus_error <= 1'b1;
else if(I_iic_req == 0)
O_iic_bus_error <= 1'b0;
end
end
//I2C Master控制器状态机
always @(posedge scl_clk or negedge I_rstn )begin
if(I_rstn == 1'b0)begin //异步复位，复位相关寄存器
wcnt <= 8'd0;
rcnt <= 8'd0;
rd_req <= 1'b0;
IIC_S <= IDLE;
end
else begin
case(IIC_S) //sda = 1 scl =1
IDLE:begin//在空闲状态，sda=1 scl=1
if(I_iic_req == 1'b1 || rd_req == 1'b1) //当I_iic_req == 1'b1代表启动传输当 rd_req == 1'b1 代表读操作需要产生repeated start 重复启动
IIC_S <= START; //进入START状态
else begin
wcnt <= 8'd0; //复位计数器
rcnt <= 8'd0; //复位计数器
end
end
START:begin //这个状态，前面的代码，先设置sda = 0，scl_offset参数设置了scl_clk时钟的偏移，之后 scl_clk =0 即scl =0 产生起始位或者重复起始位
bcnt <= 3'd7; //设置bcnt的初值
IIC_S <= W_WAIT;//进入发送等待
end
W_WAIT://等待发送完成，这里发送8bits 数据，写器件地址，写寄存器地址，写数据，都在这个状态完成
begin
if(bcnt > 3'd0)//如果8bits没发送完，直到发送完
bcnt <= bcnt - 1'b1; //bcnt计数器，每发送1bit减1
else begin //8bits发送完毕
wcnt <= wcnt + 1'b1; //wcnt计数器，用于记录已经写了多少字节
IIC_S <= W_ACK;//进入W_ACK状态
end
end
W_ACK://等待WACK，此阶段，也判断是否有读操作
begin
if(wcnt < I_wr_cnt)begin //判断是否所有数据发送(写)完成
bcnt <= 3'd7; //如果没有写完，重置bcnt
IIC_S <= W_WAIT;//继续回到W_WAIT等待数据发送(写)完成
end
else if(I_rd_cnt > 3'd0)begin//I_rd_cnt > 0代表有数据需要读，I_rd_cnt决定了有多少数据需要读
if(rd_req == 1'b0 && I_iic_mode == 1'b1)begin //对于第一次写完器件地址，如果I_iic_mode==1代表支持随机读
rd_req <= 1'b1;//设置rd_req=1，请求读操作
IIC_S <= IDLE; //设置状态进入IDLE，根据rd_req的值会重新产生一次为读操作进行的repeated重复start
end
else //如果之前已经完成了repeated重复start，那么读操作进入读数据阶段
IIC_S <= R_WAIT;//进入读等待
bcnt <= 3'd7;//设置bcnt的初值
end
else //如果所有的发送完成，也没数据需要读，进入停止状态
IIC_S <= STOP1;
end
R_WAIT://等待读操作完成
begin
rd_req <= 1'b0;//重置读请求rd_req=0
bcnt <= bcnt - 1'b1; //bit 计数器
if(bcnt == 3'd0)begin //当8bits数据读完
rcnt <= (rcnt < I_rd_cnt) ? (rcnt + 1'b1) : rcnt;//判断是否还有数据需要读
IIC_S <= R_ACK;//进入R_ACK
end
end
R_ACK://R_ACK状态产生NACK
begin
bcnt <= 3'd7;//重置读请求bcnt计数器
IIC_S <= (rcnt < I_rd_cnt) ? R_WAIT : STOP1; //如果所有数据读完，进入停止状态
end
STOP1:begin//产生停止位 sda = 0 scl = 1
rd_req <= 1'b0;
IIC_S <= STOP2;
end
STOP2://产生停止位 sda = 1 scl = 1
IIC_S <= IDLE;
default:
IIC_S <= IDLE;
endcase
end
end
endmodule

复制代码

4程序分析

以简单写1个字节来说明关键的顺序设计。

所有的控制逻辑以IIC_S状态机的状态，以及内部时钟scl_clk为主要时序来控制。写操作内部同步时序全部以scl_clk的上升沿进行，为了满足数据Tsu和Thd,设计scl延迟于scl_r半周期的四分之三 OFFSET = CLK_DIV - CLK_DIV/4。这样对于SLAVE接收来说具有足够的Tsu和Thd

对于读操作，每个scl_sck的下降沿采集总线，由于scl完成了相位调整，也是非常容易满足Tsu和Thd。

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