module async_data(

input       clk_1, //输入时钟clk_1

input       data_1,   //输入数据data_1

input       clk_2, //输入时钟clk_2

output      data_2 //输出数据data_2

);

reg [2:0]    data_ff ;   //寄存器变量data_ff

always @(posedge clk_2) //clk_2敏感posedge，上升沿触发

begin  

    data_ff  <= {data_ff[1:0], data_1}; //data_1数据采样

End //data_ff[0]表示最新采样的数据，!data_ff[1]为上一个时钟周期采样的数据

assign data_2 = !data_ff[2] && data_ff[1]; //最新的电平为1，之前的电平为0，判断为上升沿检测

module async_data_1(

    input               clk_1, //输入时钟clk_1

    input [7:0]         data_in, //输入数据data_1

    input               din_en, //输入突发信号

    input               clk_2, //输入时钟clk_2

    output  reg[7:0]    data_out, //输出数据data

    output  reg         dout_en //输出突发数据有效信号

);

reg [2:0]    din_en_ff ;

wire din_en_pos;

always @(posedge clk_2 )

begin

    din_en_ff  <= {din_en_ff[1:0], din_en} ; //输入突发信号打拍缓存2拍

end

assign din_en_pos = !din_en_ff[2] && din_en_ff[1] ; //din_en_ff[1]为新缓存的信号，为1时有效，din_en_ff[2]为上一拍缓存的信号

//为0时有效，所以din_en_pos为捕捉 din_en信号上升沿

always @(posedge clk_2)

begin

    if (din_en_pos)

        data_out   <= din ; //din_en_pos信号拉高，说明数据有效，将输入数据输出

    else

    ;

end

always @(posedge clk_2 )

begin

    dout_en <= din_en_pos ; //输出突发数据有效信号为din_en_pos信号

end

endmodule

module async_data_2(

    input               clk_1,

    input [7:0]         data_in,

    input               din_en,

    input               clk_2,

    output  reg[7:0]    data_out,

    output  reg         dout_en

);

reg [3:0]    din_en_ff ;

wire din_edge_pos;

reg [3:0] cnt ;

always @(posedge clk_2 )

begin

    din_en_ff  <= {din_en_ff[2:0], clk_1} ;

end

assign din_edge_pos = !din_en_ff[2] && din_en_ff[1] ;

always @(posedge clk_2) //clk_2为驱动时钟，进行计数

    if (din_edge_pos & din_en) //din_edge_pos信号为捕捉到上升沿，且din_en信号持续拉高

        cnt <= 4'h0 ;

    else if (cnt != 4'hf)     //计数值为4'hf

        cnt <= cnt + 1'b1 ;

end

always @(posedge clk_2) //clk_2为驱动时钟

begin

    if (din_en && cnt == 7) //din_en信号持续拉高并且完成7次计数时，确认数据有效

        data_out   <= din ; //数据完成赋值

    else

    ;

end

always @(posedge clk_2 )

begin

    if(din_en && cnt == 8) //din_en信号持续拉高并且完成8次计数时，确认数据有效

        dout_en <= 1 ; //输出突发数据有效信号进行拉高

    else

        dout_en <= 0;

end

endmodule

module pulse_fast_2_slow(

input                rst_n, //复位信号

input                clk_fast, //快时钟

input                pulse_fast, //快时钟握手信号

input                clk_slow, //慢时钟

output               pulse_slow //慢时钟握手信号

);

wire                 clear_up ;

reg                  pulse_fast_detect ;

reg  [1:0]           pulse_fast_detect_ff ;

reg  [1:0]           pulse_slow_2_fast ;

always@(posedge clk_fast or negedge rst_n)

begin

    if (!rst_n)

       pulse_fast_detect  <= 1'b0 ; //pulse_fast_detect拉低复位

    else if (clear_up)

       pulse_fast_detect  <= 1'b0 ; //pulse_fast_detect拉低复位

    else if (pulse_fast) //在快时钟域中对快时钟握手信号进行抓取

       pulse_fast_detect  <= 1'b1 ; //信号抓取后，将 pulse_fast_detect持续拉高，可能为多个时钟周期，方便慢时钟域捕捉

end

always@(posedge clk_slow or negedge rst_n)

begin

  if (!rst_n)

    pulse_fast_detect_ff     <= 3'b0 ; //缓存三拍清零

  else

    pulse_fast_detect_ff     <= {pulse_fast_detect_ff[0], pulse_fast_detect} ; //在慢时钟域中对pulse_fast_detect信号进行抓取

End //不要求一翻转立刻捕捉到，只要求延时捕捉

assign pulse_slow = pulse_fast_detect_ff[1] ; //取中间一拍进行输出给快时钟域

always@(posedge clk_fast or negedge rst_n)

begin

  if (!rst_n)

    pulse_slow_2_fast  <= 1'b0 ;

  else

    pulse_slow_2_fast  <= {pulse_slow_2_fast[0], pulse_slow}; //快时钟域对慢时钟握手信号进行捕捉

end

assign clear_up = !pulse_fast && pulse_slow_2_fast[1]; //捕捉到回应，将 pulse_fast_detect拉低

endmodule