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Verilog
关于HLS教程中HLS:stream接口的定义问题
文档创建者:
非凡510
浏览次数:
4939
最后更新:
2020-12-27
Verilog
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学习了HLS中的几个关于图像处理算法的历程,自己尝试着修改几个历程,发现一个问题:
//typedef video library core structures
typedef hls:stream<ap_axiu<32,1,1,1>>
以上定义了一个32位的接口,我将以上的32位改为8位后(typedef hls:stream<ap_axiu<8,1,1,1>>),系统可以综合,但是仿真时会报错。
教程里仅有vivado的工程以及hls综合后的ip核,没有hls的工程,请教下该如何解决这个问题。
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