aurora的ip core疑惑 - Verilog - UISRC工程师学习站 - Powered by uisrc.com!

米联客技术答疑系统
微信客服01

微信客服02

微信客服03

QQ售前
QQ售后
提交问题
常见问题
联系我们
客服时间
周一至周五
8:00~18:00

[X]关闭

aurora的ip core疑惑

文档创建者：橙子味的苏打水

浏览次数：5286

最后更新：2020-09-10

我最近在研究aurora的ip核心。
gen.V 里面的`define DLY #1应该是个宏参定义。后面类似channel_up_cnt <= `DLY 5'd0的代码，是不是表示延时后赋值的意思呢？有一个问题就是，在fpga里面应该没有延时的门级电路吧？这可以实现吗？

回复

使用道具举报

发表评论已发布 1 条

发表于 2020-9-10 14:27:48 | 显示全部楼层

这个仅对仿真有效。

回复支持反对

使用道具举报