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aurora的ip core疑惑

文档创建者：橙子味的苏打水

浏览次数：5336

最后更新：2020-09-10

我最近在研究aurora的ip核心。
gen.V 里面的`define DLY #1应该是个宏参定义。后面类似channel_up_cnt <= `DLY 5'd0的代码，是不是表示延时后赋值的意思呢？有一个问题就是，在fpga里面应该没有延时的门级电路吧？这可以实现吗？

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发表评论已发布 1 条

发表于 2020-9-10 14:27:48 | 显示全部楼层

这个仅对仿真有效。

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