设为首页 收藏本站
问答 店铺
热搜: ZYNQ FPGA discuz

QQ登录

只需一步，快速开始

微信登录

微信扫码，快速开始

UISRC工程师开源站»论坛 › 技术交流 › FPGA开发 › Verilog ›
微信扫一扫 分享朋友圈

已有 6343 人浏览分享

开启左侧

aurora的ip core疑惑

[复制链接]
6343 1
我最近在研究aurora的ip核心。
gen.V 里面的`define DLY #1应该是个宏参定义。后面类似channel_up_cnt <= `DLY 5'd0的代码，是不是表示延时后赋值的意思呢？有一个问题就是，在fpga里面应该没有延时的门级电路吧？这可以实现吗？

举报 使用道具

回复

评论 1

gentlebreeze5  新手上路  发表于 2020-9-10 14:27:48 | 显示全部楼层
这个仅对仿真有效。

举报 使用道具

回复 支持 反对
返回列表
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 立即注册

本版积分规则

橙子味的苏打水
新手上路

0

关注

0

粉丝

1

主题
精彩推荐
米联客龙芯系列PMON通用烧录方式
米联客龙芯系列PMON通用烧录方式
米联客 基于FPGA实时缩放算法IP设计开源项目
米联客 基于FPGA实时缩放算法IP设计开源项
zu48dr以SD卡模式启动后，在SD卡中找到了boot.scr,却加载不起来，这可能是什么问题呢？
zu48dr以SD卡模式启动后，在SD卡中找到了bo
[MLKPAI-F01-EG4D]FPGA程序设计基础实验连载-23 RGB转HDMI显示方案
[MLKPAI-F01-EG4D]FPGA程序设计基础实验连
热门资讯
网友晒图
图文推荐


  • 微信公众平台

  • 扫描访问手机版