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ZYNQ里面，ARM接AXI BRAM CTRL，其深度最大可以设置为多少？

文档创建者：DoEnjoy

浏览次数：4600

最后更新：2019-10-15

ZYNQ里面，ARM后面接AXI BRAM CTRL，再接BRAM。1.其中AXI BRAM CTRL的深度最大可以设置多大呢？是否受到IP核或者ARM的限制？（先假设资源足够的情况下）

2.接上一个问题，如果我在.BD上调用AXI BRAM CTRL，那么在哪里去自由设置深度呢？

3.当AXI BRAM CTRL的数据宽度设置为64，深度设置为1024，此时该IP显示的地址线为13根；而调用BRAM时，64位宽深度1024对应的数据线是10根，
为啥地址线数量不一样啊？那它们之间连接怎么连接呢？

求大佬解答，谢谢！

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发表评论已发布 2 条

发表于 2019-10-15 11:55:52 | 显示全部楼层

AXI4总线是以8bit 为单位，每个地址代表8bit 而BRAM 是64bit为1个地址单位，差了8倍，自己去思考下吧，要善于思考，有些简单的问题总不能总是别人告知。

越努力越幸运！加油！

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发表于 2019-10-15 13:30:25 | 显示全部楼层

msxbo 发表于 2019-10-15 11:55
AXI4总线是以8bit 为单位，每个地址代表8bit 而BRAM 是64bit为1个地址单位，差了8倍，自己去思考下吧，要善 ...

谢谢解答！你说的这个我其实知道。
问题是AXI BRAM CTRL的输出端，即对BRAM通信的那组信号里，它的地址也以8bit为单位了。
（同时BRAM我设置的是64*1024。）
这样在连接BRAM的时候，就有问题了：
我是直接忽略（不连）BRAM CTRL多出来的那三根线吗？不连的话，BRAM CTRL能传输的数据不就成了8*1024大小了（或者说64*128），怎么读写64*1024的BRAM。
还是我应该一开始就把AXI BRAM CTRL设置为64*128深度，这样它的地址线数量正好和BRAM匹配上了，但是也传输不了原来设想的64*1024这么多数据量。

是不是有可能两者深度和地址线数量可以做到匹配的，可以设置吗？

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