设为首页 收藏本站
问答 店铺
热搜: ZYNQ FPGA discuz

QQ登录

只需一步，快速开始

微信登录

微信扫码，快速开始

UISRC工程师开源站»论坛 › 技术交流 › FPGA开发 › AMD-FPGA ›
微信扫一扫 分享朋友圈

已有 6693 人浏览分享

开启左侧

关于lvds的引脚约束问题

[复制链接]
6693 1
set_property PACKAGE_PIN E19 [get_ports clk_p]
set_property IOSTANDARD LVDS25 [get_ports clk_p]
lvds的引脚约束，是不是只设置一端就自动和clk_n匹配了呢？

举报 使用道具

回复

评论 1

uisrc  管理员  发表于 2019-7-31 09:32:52 | 显示全部楼层
是的，LVDS 等差分对，约束可以只约束P或者N 因为肯定是成对的，软件会自动识别另外没有约束的，这样就很方便了
越努力越幸运！加油！

举报 使用道具

回复 支持 反对
返回列表
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 立即注册

本版积分规则

challenge-wxg
新手上路

0

关注

0

粉丝

0

主题
精彩推荐
01软件工具环境搭建
01软件工具环境搭建
UDP 巨型帧设计
UDP 巨型帧设计
UDP三速以太网设计
UDP三速以太网设计
UDP RGMII千兆以太网测试
UDP RGMII千兆以太网测试
热门资讯
网友晒图
图文推荐


  • 微信公众平台

  • 扫描访问手机版