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本帖最后由 小面包 于 2019-7-11 14:59 编辑

请问一下在生成位流的时候出现这个问题怎么解决，新手请多多指教，谢谢

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评论 3

uisrc  管理员  发表于 2019-7-11 13:42:28 | 显示全部楼层
看不到问题
越努力越幸运！加油！

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小面包  新手上路  发表于 2019-7-11 15:00:44 | 显示全部楼层
admin 发表于 2019-7-11 13:42
看不到问题

你好现在可以了，您看看，谢谢

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uisrc  管理员  发表于 2019-7-11 16:22:14 | 显示全部楼层
默认的system_wrapper 是vivado自动产生的，把所有BD design 的信号都引出去了，所以你编译的时候自然报错了，BD也是FPGA设计，所以还需要默认的顶层文件增加自己的用户代码并且修改FPGA的IO接口，方法和对FPGA编程方法一样
越努力越幸运！加油！

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