关于顶层模块更新

在做pl通过dma传输数据的实验中出现了一点问题
vivado根据bd文件自动生成hdl文件时生成了两个文件，一个还顶层文件，一个是与bd文件相关的文件design，当design文件中的管脚有更新之后，在顶层文件中的例化部分没有相应的更新，删掉顶层文件重新生成也还是不行。
在design文件中模块是这样的：
module design_1
(DDR_addr,
DDR_ba,
DDR_cas_n,
DDR_ck_n,
DDR_ck_p,
DDR_cke,
DDR_cs_n,
DDR_dm,
DDR_dq,
DDR_dqs_n,
DDR_dqs_p,
DDR_odt,
DDR_ras_n,
DDR_reset_n,
DDR_we_n,
FCLK_CLK0_0,
FIXED_IO_ddr_vrn,
FIXED_IO_ddr_vrp,
FIXED_IO_mio,
FIXED_IO_ps_clk,
FIXED_IO_ps_porb,
FIXED_IO_ps_srstb,
S_AXIS_tdata,
S_AXIS_tkeep,
S_AXIS_tlast,
S_AXIS_tready,
S_AXIS_tvalid,
s_axis_aclk,
s_axis_aresetn);

但是在顶层文件中的例化部分是这样的：
  design_1 design_1_i
   (.DDR_addr(DDR_addr),
      .DDR_ba(DDR_ba),
      .DDR_cas_n(DDR_cas_n),
      .DDR_ck_n(DDR_ck_n),
      .DDR_ck_p(DDR_ck_p),
      .DDR_cke(DDR_cke),
      .DDR_cs_n(DDR_cs_n),
      .DDR_dm(DDR_dm),
      .DDR_dq(DDR_dq),
      .DDR_dqs_n(DDR_dqs_n),
      .DDR_dqs_p(DDR_dqs_p),
      .DDR_odt(DDR_odt),
      .DDR_ras_n(DDR_ras_n),
      .DDR_reset_n(DDR_reset_n),
      .DDR_we_n(DDR_we_n),
      .FIXED_IO_ddr_vrn(FIXED_IO_ddr_vrn),
      .FIXED_IO_ddr_vrp(FIXED_IO_ddr_vrp),
      .FIXED_IO_mio(FIXED_IO_mio),
      .FIXED_IO_ps_clk(FIXED_IO_ps_clk),
      .FIXED_IO_ps_porb(FIXED_IO_ps_porb),
      .FIXED_IO_ps_srstb(FIXED_IO_ps_srstb));
endmodule

对比之后可以看到明显是少了最后几个管脚的。

江苏-天文 · 发表于 2019-7-4 20:19:59

好像是软件的问题，在将软件关闭重新打开之后，例化的引脚还有顶层模块管脚好像又都恢复正常了。小伙伴们在百思不得其解的时候不妨重启软件试试，有时候可能就是软件的问题呢！

江苏-天文 · 发表于 2019-7-4 20:54:53

在原理图上更新管脚的名称之后，要想在顶层文件更改相应的名称，目前来看好像只有重启软甲了！如果有人知道有其他的解决办法，比如特殊的tcl命令的话，请在下面回帖，多谢

uisrc · 发表于 2019-7-4 22:48:20

江苏-天文发表于 2019-7-4 12:54
在原理图上更新管脚的名称之后，要想在顶层文件更改相应的名称，目前来看好像只有重启软甲了！如果有人知道 ...

软件问题，一般多搞几次关闭软件，重新打开就能解决，vivado小问题还挺多的

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