PL通过DMA传输数据到PS实验中缺少异步时钟域处理 - AMD-FPGA - UISRC工程师学习站

PL通过DMA传输数据到PS实验中缺少异步时钟域处理

文档创建者：没落骑士

浏览次数：2391

最后更新：2018-09-24

本帖最后由没落骑士于 2018-9-24 20:51 编辑

硬件系统结构图如下：

系统中peripheral_aresetn信号和gpio_rtl信号均为FCLK_CLK0时钟域下信号，但在wrapper中直接在FCLK_CLK1时钟下采样。按理来说必须要进行异步时钟域处理才能保证正确采样，请问这里是不需要还是仅为了简化例程才没有异步处理的？

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