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AXI DMA接收数据后拉低ready信号原因

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本帖最后由 没落骑士 于 2018-8-28 11:06 编辑

    在做米联客的AXI_DMA_LOOP实验过程中，发现AXI_DMA接收PL端数据时，会在接收几个数据后拉低ready信号一段时间再拉高ready继续接收后续数据，但教程视频中并未出现此现象。查手册没有发现相关说明，在此请教原因。
    以下是系统结构图，DMA IP配置界面以及AXI总线debug波形：





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评论 3

uisrc  管理员  发表于 2018-8-28 15:14:42 | 显示全部楼层
什么型号的开发板？我们测试下代码。
越努力越幸运！加油！

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没落骑士  新手上路  发表于 2018-8-29 10:16:46 | 显示全部楼层
admin 发表于 2018-8-28 15:14
什么型号的开发板？我们测试下代码。

您好，开发板型号是MIZ702N。麻烦了。

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没落骑士  新手上路  发表于 2018-8-29 21:35:22 | 显示全部楼层
找到ready拉低的原因了，因为我在C代码中每次传输是先启动的DMA发送，之后启动的DMA接收。因此当数据环回时，DMA还没有准备好接收PL外设的数据，因此拉低。当把C代码中启动顺序调换后，S2MM方向AXI-Stream接口ready始终拉高接收数据。

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