本帖最后由 我是小窝shine 于 2016-9-21 22:55 编辑
米联客的各位大大，小弟最近调试DDR3有些问题请教一下各位，首先开发板用的DDR3容量128M16，行地址线14根，列地址线10根，Bank地址线3根，DQ位宽16位。第一个问题，我生成MCB核的时候用modelsim仿真发现 p0_cmd_clk周期为24ns(对应的频率333m/8) mcb_sdram_clk周期3ns 对应频率 333m。p0端口的数据吞吐为 (333m/8) * 128 bits , DDR3端数据吞吐量 333m * 16bit,从p0口出去的数据为什么和SDRAM接收的数据量大小不匹配啊。第二个问题，
如果我从p0口写64个数据 总共数据位宽为64x128bit 而DDR3一个地址对应一个DQ（16bit）,即访问128x4=512个DDR3地址空间 结束后下一个地址应该从512开始的怎么汤总给的是1024啊
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