verilog 可以使用数组定义输入输出端口吗
Verilog 14453 人阅读 | 5 人回复
我来回答
使用道具 举报
发表评论已发布 5 条
uisrc
发表于 2016-6-25 12:46:49 | 显示全部楼层
狂羁青马
发表于 2016-6-25 13:04:58 | 显示全部楼层
admin 发表于 2016-6-25 12:46 什么都没有怎么回答啊,关键代码贴出来
发表于 2016-6-26 11:32:45 | 显示全部楼层
車欠
发表于 2016-11-7 08:49:16 | 显示全部楼层
lailix
发表于 2017-8-29 21:32:05 | 显示全部楼层
本版积分规则 发表回复 回帖并转播 回帖后跳转到最后一页