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关于用Verilog描述一个系统的问题

文档创建者:身经百战的长者
浏览次数:5424
最后更新:2016-06-20
悬赏1积分未解决
请教一个问题
用Verilog设计一个数字逻辑系统的时候,如何将系统划分成模块,设计模块之间的接口信号 还有规定这些接口信号的时序的时候 这些问题觉得不是很好处理。有没有FPGA高玩能推荐下讲述这些方面的问题的书或者帖子看看?谢谢


发表评论已发布 2

西西在冰城

发表于 2016-6-20 09:28:50 | 显示全部楼层

同求诶,不过这种很多时候都是经验使然。速成的东西没啥内容的样子
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superman

发表于 2016-6-20 09:54:31 | 显示全部楼层

先把你的系统按功能划分成各个子模块,然后再分别实现,最后搞到一起
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