VDMA接口时序
AMD-FPGA 6178 人阅读 | 2 人回复
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wuhahaha
发表于 2016-6-12 14:02:16 来自手机 | 显示全部楼层
geekite
发表于 2016-6-17 17:03:27 | 显示全部楼层
wuhahaha 发表于 2016-6-12 14:02 因为vdma里面有帧缓存,vdma输入输出时钟不一样,当vdma的缓存满了,tready就为低电平了,一点见解
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