不常见的Verilog语法之条件判断中出现xx的含义

uisrc · 发表于 2016-5-29 13:14:45

x就是代表0或者1，当以下语句中出现的时候，代表这个x的位置0或者1都是满足条件的。
比如4'd1xx1 当 4’d1111、4’d1001、4’d1011、4’d1101 都是满足条件的。
casex (rd_be_o[3:0])

      4'b1xx1 : byte_count = 12'h004;
      4'b01x1 : byte_count = 12'h003;
      4'b1x10 : byte_count = 12'h003;
      4'b0011 : byte_count = 12'h002;
      4'b0110 : byte_count = 12'h002;
      4'b1100 : byte_count = 12'h002;
      4'b0001 : byte_count = 12'h001;
      4'b0010 : byte_count = 12'h001;
      4'b0100 : byte_count = 12'h001;
      4'b1000 : byte_count = 12'h001;
      4'b0000 : byte_count = 12'h001;

   endcase