软件版本：VIVADO2017.4
操作系统：WIN10 64bit
硬件平台：适用米联客 ZYNQ系列开发板
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4.1概述
本例程将 PS 的ENET0/ENET1 通过 EMIO 的方式扩展至 PL。ENET0/ENET1 在 PL 部分通过 1G/2.5G Ethernet PCS/PMA or SGMII IP 核与高速串行收发器GTX 连接，从而可通过 SFP 接口实现PS 的 LWIP 光/电网络通信。
本例程基于 Vivado 2017.4 版本开发，设计过程中参考了 Xilinx 官方的 xapp1082。
4.2基本原理
本例程将 PS ENET1 的GMII 接口和 MDIO 接口通过 EMIO 方式引出。在 PL 端将引出的 GMII 接口和 MDIO 接口与 IP 核 1G/2.5G Ethernet PCS/PMA or SGMII 连接，1G/2.5G Ethernet PCS/PMA or SGMII 通过高速串行收发器GTX 与MZ7035 开发板的SFP 接口连接。在PS 端通过 SDK 自带的 lwip echo server 例程实现与电脑的 TCP 通信。
4.3 PL 部分设计
4.3.1 ZYNQ PS 设置
要实现本例程的功能，在原有基础上 PS 需要添加 2 个设置。首先，将 ENET1 及其 MDIO 接口以EMIO 方式引出，如下图所示。
设置 PS 输出 1 路 200MHz 的时钟，用于给 1G/2.5G Ethernet PCS/PMA or SGMII IP 核提供参考时钟。例如，使用FCLK_CLK0 输出 200M 时钟，如下图所示。
4.3.2 1G/2.5G Ethernet PCS/PMA or SGMII
4.3.2.1 IP 核设置
将 IP 核设置为PS 的以太网控制器。
选择 1000BASEX 模式，如下图。
使用 7035 的 GTX 收发器作为 SFP 的接口，输入 IP 核内部的 MMCM 的时钟源选择为 GTX 收发器输出的时钟 TXOUTCLK，该 MMCM 将产生我们所需要的用户接口时钟。MDIO 接口默认启用。使能自协商。如下图。
当设计中只包含 1 个此 IP 核时，应当将可共享的逻辑资源和硬件模块包含在 IP 核内部，这样会减少所生成的模块数量，简化设计。如下图所示。
当设计中需要同时使用若干个此 IP 核，且所使用的GTX 均位于同一个GTX BANK 中。此时，只需其中 1 个IP 核内部的共享资源（MMCM、GTP PLL、GTX 参考时钟等）便可以满足所有 IP 核的需求，即选择将共享资源包含在 IP 核内部。其余 IP 核将这些共享资源从其内部剔除即可，即选择将共享资源包含在 example 中。
4.3. 2 .2 IP 核结构
4.3.2.2.1时钟网络
IP 核内部时钟网络结构如下图所示。
用户接口
这里对一些重要的用户接口进行说明，其他接口可参考 IP 核手册。
GMII 接口
GMII 接口的同步时钟为 IP 核的输出时钟 userclk2。GMII 接口发送时序如下图所示。
GMII 接口接收时序如下图所示。
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