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08使用fdma读写axi-bram(AXI4总线实战)

摘要: 基于FDMA可以完成很多数据读写存储类的应用，本文将展示通过FDMA读写AXI-BRAM 本文实验目的： 1:掌握基于uiFDMA3.0的FPGA工程设计 2:利用uiFDMA3.0提供的接口，编写BRAM测试程序 3:对AXI-BRAM读写仿真和 ...

软件版本：vitis2020.2(vivado2020.2)

操作系统：WIN10 64bit

硬件平台：适用XILINX A7/K7/Z7/ZU/KU系列FPGA(米联客(milianke)MZU07A-EG硬件开发平台)

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8.1概述    

    基于FDMA可以完成很多数据读写存储类的应用，本文将展示通过FDMA读写AXI-BRAM

本文实验目的：

1:掌握基于uiFDMA3.0的FPGA工程设计

2:利用uiFDMA3.0提供的接口，编写BRAM测试程序

3:对AXI-BRAM读写仿真和测试

8.2搭建FPGA图形化工程

8.2.1创建Block Design并且命名为system

如下图所示，图形化system就是一个代码容器，接着我们要添加一些图像化的IP

 

8.2.2添加图形化FPGA IP

首先设置自定义IP的路径，这里读者可以把我们配套工程根路径下的uisrc文件夹复制到目前的工程根路径,单击Settings在弹出的Settings窗口选择IP->Repository 设置如下路径

添加+号添加IP

比如输入关键词FDMA就可以搜索到我们米联客uiFDMA IP(注意最新版本是3.0版本)

用类似的方法添加必要的IP如下图所示：

8.2.3完成IP之间的信号自动

这种简单的工程可以先让软件先自动化线，然后根据结果手动一些调整

可以看到连线结果

8.2.4调整IP参数

1:BRAM参数设置

首先把IP的配置参数修改下，双击需要设置的IP可以进行参数设置

FDMA设置数据位宽128bit 可以访问内存地址位宽32bit 其他默认

BRAM设置，使用BRAM Controller 为真双口RAM

2:BRAM Controller参数设置

AXI BRAM Controller设置axi4协议，数据位宽128bit 读延迟1个时钟

3:Clocking Wizard参数设置

4:AXI Interconnect IP设置

双击AXI Interconnect IP 进行设置

设置AXI Interconnect IP的性能参数，其中Enable Register Slice 用于改善时序，Enable Data FIFO用于增加FIFO大小，增加数据传输效率

8.2.5引出FPGA接口信号

 

分别右击下图2个IP,然后选择Make External，把需要引出到顶层的FPGA信号引出

 

为了引出时钟需先右击信号PIN脚断开连接，然后Make External，之后重新连接

 

修改后重新连接时钟

8.2.6修改信号名字

默认的时钟名字不是很好，可以自己修改下

修改完成如下


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引用 uisrc 2021-8-18 20:43
配套源码下载链接：https://pan.baidu.com/s/1TvjOdZvCyDQpS4a7jYivRQ 提取码：1111

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uisrc
本文作者
2021-8-15 23:38
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