1.1概述 CLB可配置逻辑块是指实现各种逻辑功能的电路，是xilinx基本逻辑单元。在Xilinx FPGA中，每个可配置逻辑块包含2个Slice。每个Slice 包含查找表、寄存器、进位链和多个多数选择器构成。而Slice又有两种不同的逻辑片：SLICEM和SLICEL。SLICEM有多功能的LUT，可配置成移位寄存器，或者ROM和RAM。逻辑片中的每个寄存器可以配置为锁存器使用。今天写这篇文章的目的主要是为了让我们搞清楚FPGA重要资源CLB、Slice、LUT。学习的主线是根据XILINX 官方文档” ug474_7Series_CLB.pdf”。 1.2 CLB简介 CLB是用于实现时序电路和组合电路的主要逻辑资源。 每个CLB元素都连接到一个交换矩阵，以访问通用路由矩阵（如下图所示）。 CLB元素包含一对Slice。
7系列FPGA中的LUT可以配置为具有一个6输入LUT，或者两个5输入LUT(数据输入和地址相同，数据输出独立)。每个5输入LUT的输出都可以选择是否通过触发器(flip-flop)寄存。 一个CLB 等于2个Slice。 一个Slice等于4个6输入LUT+8个触发器(flip-flop)+算数运算逻辑 每个Slice的4个触发器(虽然有8个flip-flop，但是每个LUT分配一个flip-flop)可以配置成锁存器，这样会有4个触发器(flip-flop)未被使用。 这里还有一点需要特别注意的，XILINX FPGA 的slice还不都是长一样的，FPGA中三分之二的slice是SLICEL而剩余的是SLICEM，SLICEM是可以当作分布式64bit-RAM或者32bit的移位寄存器或者2个16bit移位寄存器。通过VIVADO软件或者原语的调用可以利用这些逻辑算数功能和存储功能。 下图展示了以1个CLB为单位的资源
我们经常说到FPGA容量是多少，FPGA器件的容量通常用逻辑单元来衡量，这在逻辑上等同于经典的4输入LUT和触发器。 7系列FPGA逻辑单元和6输入LUT的数量之比为1.6：1。所以，逻辑单元和Slice的数量比是6.4：1
所以当我们再次看到这张表时，Logice Cells的数量和Slies的数量就确定了。 以K7系列的FPGA为例看下面的表，可以看到Slices的数量等于SLICEL+SLICEM。SLICEM是可以用于分布式BRAM或者移位寄存器。SLICEM约占三分一的slices。比如对于7K325T的FPGA,有1600个SLICEM那么，1600X4X64bit=4000Kb的distributed RAM或者2000kb的Shift Register.如果不清楚这里的说明，看下前面关于CLB、Slice、LUT、SLICE和SLICEM的概念。
1.3 功能细节 1.3.1 CLB的排列 赛灵思创建了高级硅模块模块（ASMBL）架构，以使具有不同功能组合的FPGA平台能够针对不同的应用领域进行优化。 通过这种创新，Xilinx提供了更多的器件选择，使客户能够为他们的特定设计选择具有适当特性组合的FPGA。 下图提供了不同类型的基于列的资源的高级描述。
ASMBL体系结构通过以下方式突破了传统的设计障碍： •消除了几何布局约束，例如I / O数量与阵列大小之间的依存关系。 •通过允许将电源和地线放置在芯slice上的任何位置来增强芯slice上的电源和地线分布。 •允许彼此独立地扩展不同的集成IP块和周围资源。 SSI技术 7系列FPGA通过使用独特的堆叠式硅互连（SSI）技术，进一步提高了集成度。 SSI技术使多个超级逻辑区域（SLR）可以组合在一个无源插入器层上，以创建具有一万多个SLR间连接的单个FPGA。
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