7.2.1 End Multicycle Setup

1.1   1 概述

2.1   2.1 时钟

2.2   2.2 触发器

2.3   2.3 静态时序分析概念

2.4   2.4 时序路径模型

2.5   2.5 数据到达路径和数据需求路径

2.6   2.6 发射沿和锁存沿

2.7   2.7 建立时间和保持时间关系

2.8   2.8 建立时间裕量和保持时间裕量

3.1   3.1 主时钟约束

3.2   3.2 生成时钟约束

3.3   3.3 虚拟时钟约束

3.4   3.4 时钟特性约束

4.1   4.1 时序的基本路径概述

4.2   4.2.1 系统同步输入延迟时序路径分析

4.3   4.2.2 源同步输入延迟时序路径分析

4.4   4.3.2 源同步输出延迟时序路径分析

4.5   4.4 寄存器到寄存器的时序路径分析

5.1   5.1.1 系统同步输入的时序路径分析

5.2   5.1.2 系统同步单沿采样的输入延迟约束

5.3   5.1.3 系统同步双沿采样的输入延迟约束

5.4   5.2.3 源同步双沿采样中心对齐的输入延迟约束

5.5   5.2.4 源同步单沿采样边沿对齐的输入延迟约束

5.6   5.2.5 源同步双沿采样的输入延迟约束

6.1   6.1.1 系统同步输出的时序路径分析

6.2   6.1.2 系统同步单沿采样的输出延迟约束

6.3   6.2.2 源同步单沿采样的输出延迟约束

6.4   6.2.3 源同步双沿采样的输出延迟约束

7.1   7.1 伪路径分析

7.3   7.2.2 Start Multicycle Setup

7.4   7.2.3 Start Multicycle Hold

7.5   7.2.4 End Multicycle Hold

7.6   7.2.5 同频同相的多周期约束

7.7   7.2.6 同频不同相的多周期约束

7.8   7.2.7 快时钟域到慢时钟域的多周期约束

7.9   7.2.8 慢时钟域到快时钟域

7.10   7.3 最大最小延迟约束

8.1   8.1.1 同步复位

8.2   8.1.2 异步复位

8.3   8.1.3 异步复位同步释放

8.4   8.2.1 单bit信号跨时钟域

8.5   8.2.2 多bit信号跨时钟域

8.6   8.3 代码模块的拆分

8.7   8.4 时钟组

9.1   9.1 时序分析工具使用

9.2   9.2 内部路径时序报告分析

9.3   9.3.1 时钟直接输入的Input Delay时序优化

9.4   9.3.2 时钟经过PLL的Input Delay时序优化

9.5   9.4 Output Delay时序优化

10.1   10.1 RGMII接口

10.2   10.2 RGMII接口时序

10.3   10.3.1 RGMII RX接口延时模式约束

10.4   10.3.2 RGMII RX接口非延时模式约束

10.5   10.3.3 RGMII TX接口延时模式约束

10.6   10.3.4 RGMII TX接口非延时模式约束

11.1   11 ADS422x接口约束实例

12.1   12.1 AD9248接口约束实例

12.2   12.2 AD9767接口约束实例

13.1   13 SPI接口ADC约束实例

14.1   14 EEPROM IIC总线约束实例