[MILIANPAI-F01-EG4D]FPGA程序设计基础实验连载-02使用安路TD开发

UT发布 · 发表于 2025-4-7 08:45:18

本帖最后由 UT发布于 2025-4-8 10:16 编辑

软件版本：TD_5.6.4_Release_97693

操作系统：WIN11 64bit

硬件平台：适用安路(Anlogic)FPGA

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1概述

本实验以FPGA芯片EG4D20EG176为例，同时适用于安路其他FPGA芯片

实验目的:

1:掌握基于TD创建FPGA工程的方法

2:掌握基于TD新建FPGA代码文件

3:掌握基于TD调用PLL IP CORE

4:掌握基于TD添加时序约束

5:掌握基于TD添加PIN脚约束

2如何利用TD创建FPGA工程

创建一个新的空的工程(虽然是国产FPGA厂家，但是目前国内主流FPGA厂家都是采用英文菜单，这个符合FPGA开发的习惯)

Project Name:新建一个fpga工程名，这里米联客的教学类fpga工程统一命名为fpga_prj

Project Path:工程路径设置，这里我们需要根据自己的磁盘和文件管理路径合理设置

Device Family:设置器件的系列，这里设置EG4，因为我们的开发板采用的是EG4D20EG176这颗FPGA芯片

Device Name:设置芯片的名字，这里选择EG4D20EG176

一个空的FPGA工程创建完成后入下图所示

以下是对软件工具的大概介绍，更多可以结合具体应用加以理解：

3 TD创建或者添加代码

首先根据米联客的代码管理规范,在对应的FPGA工程路径下创建uisrc路径，并且创建以下文件夹

01_rtl:放用户编写的rtl代码

02_sim:仿真文件或者工程

03_ip:放使用到的ip文件

04_pin:放fpga的pin脚约束文件或者时序约束文件

05_boot:放编译好的bit或者bin文件(一般为空)

06_doc:放本一些相关文档(一般为空)

3.1 如何新建FPGA代码文件

右击Hierarchy可以看到弹出的菜单中可以选择新建fpga代码或者添加已经存在的fpga代码

若新建FPGA代码，则选择New Source

File Type:如下图所示，可以支持多种编程语言，这里选择verilog

File Name:设置文件名

Location:设置文件路径，这里放到uisrc/01_rtl路径下方便管理。需要勾选Add To Project选项。

双击文件，可以看到TD默认输入了2行代码。

若使用第三方代码编辑工具（如vscode），则会弹出第三方窗口。

当只有一个文件时，默认是Top文件（Top文件即顶层文件，定义了整个设计的框架。各模块可在底层文件中实现，在top文件中例化，从而便于设计、阅读和管理。通常在Top文件中，需要定义输入输出接口、时钟、复位信号等）

当有多个文件软件无法确认top文件的时候，可以右击文件名设置

编写以下示例代码

3.2 添加PLL IP核

IP核是已预先设计好的电路功能模块。当需要完成相应的功能时，用户可以直接调用IP核、更改参数并实例化来实现，而不需要自己编写代码，提高了开发效率，减少了设计和调试的时间。

此处以PLL（锁相环）IP核为例。

Top文件代码：

`timescale 1ns / 1ps
module pll_test(
    input I_sysclk, //系统时钟输入
    output [1:0]O_up_led   //LED输出
);

wire clk0;
wire pll_lock;
reg [25:0] cnt;
assign O_up_led = {cnt[25:24]};//输出计数器的高位用于驱动LED

mypll mypll_u(
    .reset (1'b0),
    .refclk (I_sysclk),
    .clk0_out (clk0),//single output up to 200MHz
    .extlock (pll_lock)
);//PLL IP核例化，括号中为各接口在Top文件中声明的名称

always @ (posedge clk0 or negedge pll_lock)begin
    if (pll_lock == 1'b0)
        cnt = 26'b0;
    else
        cnt <= cnt + 1'b1; //cnt power on initial value is all 1
end

endmodule
复制代码

此时顶层文件下会出现问号文件，是因为我们在Top文件中对IP核进行了实例化，但尚未添加IP核。下面就来添加PLL IP核，在Tools菜单下选择IP Generator。

将IP核的文件名与Top文件中所声明的mypll相对应。

更改输入时钟参数，MLK-S200的晶振频率（即内置时钟频率）为25MHz。

此处设置输出时钟为200MHz。

后续参数由IP Generator自动设置。

选中.v文件

3.3调用PLL

双击IP内部的代码，查看PLL的调用接口(正确调用该PLL时，PLL应包含在顶层代码的下一级中。否则会和顶层代码平级，说明没有成功实例化)

查看输入输出接口

添加调用PLL的端口，即将IP核实例化。

mypll mypll_u( //mypll为PLL IP核在该项目中的名称，mypll_u为实例化名称
    .reset (1'b0),//复位
    .refclk (I_sysclk),//PLL输入时钟
    .clk0_out (clk0),//PLL输出时钟
    .extlock (pll_lock)//PLL是否锁住
);//IP核实例化，括号中为各接口在Top文件中声明的名称
复制代码

修改完代码后，保存文件。

若需要多次调用该IP核，只需更改实例名，再次例化即可。

4添加约束文件

添加约束文件即将该设计的输入输出端口对应到板子上的硬件接口。

TD软件可以通过多种方式添加约束文件。为了可以通过向导定义约束，需要先综合下，双击综合。

综合后会弹出提示框，选择OK。

综合完成后，对应的符合上打了✔。User Constraints从置灰状态变为可用状态。