aurora的ip core疑惑

我最近在研究aurora的ip核心。
gen.V 里面的`define DLY #1应该是个宏参定义。后面类似channel_up_cnt <= `DLY 5'd0的代码，是不是表示延时后赋值的意思呢？有一个问题就是，在fpga里面应该没有延时的门级电路吧？这可以实现吗？

这个仅对仿真有效。