远远的哥 发表于 2020-5-7 08:30:34

ddr3 mig ip核的生成问题

你好，我买了一块您的板子，然后按照步骤做的ddr3的例程，第一个，发现一个问题一直不对，您能否给解答一下，关于ddr mig模块输出的ui_clk，这个应该是ddr工作频率的2分之一或者4分之一，例程1中ddr的工作频率为800m，您给的例程中这个时钟为100m是怎么做到的？我自己生成的这个clk一直为200m，符合四分之一的描述;另外在布局布线时提示问题时钟有问题，烦请解答，不胜感激

uisrc 发表于 2020-5-10 22:14:58

ui_clk，这个应该是ddr工作频率的2分之一或者4分之一，没错，教程用MA703-100T改过来的，A703-100T DDR是400M 所以应该教程的问题了
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