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关于7606的浮点数处理,在fpga中的实现方法

文档创建者:KEVINXIAO
浏览次数:6764
最后更新:2020-09-10
请问以下思路是否可行:
读取AD7606的时序部分用verilog实现,读到的数据所做的处理(如,浮点数处理)用hls实现后转换为verilog语言,再用verilog语言将hls的功能module结合,最终打包为1个自定义的IP;

发表评论已发布 3

uisrc

发表于 2020-2-28 20:14:20 | 显示全部楼层

应该可行
越努力越幸运!加油!
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黑暗鼠标

发表于 2020-6-12 14:03:57 | 显示全部楼层

读取AD7606的时序部分用verilog实现,福彩3D 上海快3 北京快3读到的数据所做的处理(如,浮点数处理)用hls实现后转换为verilog语言,再用verilog语言将hls的功能module结合,最终打包为1个自定义的IP

gentlebreeze5

发表于 2020-9-10 14:46:58 | 显示全部楼层

不一定要浮点处理,直接在fpga中进行定点处理即可
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