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标题: ise管脚约束问题 [打印本页]

作者: 若寒丶    时间: 2016-4-6 15:29
标题: ise管脚约束问题
新手请教
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如上图所示,Pre-Synthesis和Post-Synthesis的区别是什么,如果直接在ucf文件里面约束管脚的话相当于以上的哪一种?谢谢

作者: shiwuge    时间: 2016-4-6 18:06
pre-synthesis 是综合前
post-synthesis 是综合后

     synthesis 根据 ucf 指导生成符合厂商工艺库的 netlist
     在 synthesis 之后是 implement,
     implement有3步,
        1.translate ,把netlsit , sdc 或 ucf 生成 ngd 文件供map使用
        2.map 把1生成的 ngd 适配到具体的器件上
        3.place&route 在这一步时,工具会根据ucf 中的约束文件去进行布局布线,并尽最大
         努力去满足要求。

作者: 若寒丶    时间: 2016-4-7 09:04
shiwuge 发表于 2016-4-6 18:06
pre-synthesis 是综合前
post-synthesis 是综合后

你好,那我在对管脚约束的时候是在pre-synthesis界面对管脚进行分配还是post-synthesis界面?
作者: shiwuge    时间: 2016-4-8 00:18
若寒丶 发表于 2016-4-7 09:04
你好,那我在对管脚约束的时候是在pre-synthesis界面对管脚进行分配还是post-synthesis界面?

都可以的

作者: 若寒丶    时间: 2016-4-8 16:18
shiwuge 发表于 2016-4-8 00:18
都可以的

好的,谢谢你!!!




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