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标题: aurora的ip core疑惑 [打印本页]

作者: 橙子味的苏打水 时间: 2020-8-5 23:42
标题: aurora的ip core疑惑
我最近在研究aurora的ip核心。
gen.V 里面的`define DLY #1应该是个宏参定义。后面类似channel_up_cnt <= `DLY 5'd0的代码，是不是表示延时后赋值的意思呢？有一个问题就是，在fpga里面应该没有延时的门级电路吧？这可以实现吗？

作者: gentlebreeze5 时间: 2020-9-10 14:27
这个仅对仿真有效。

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