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标题: 关于7606的浮点数处理，在fpga中的实现方法 [打印本页]

作者: KEVINXIAO 时间: 2020-2-28 18:55
标题: 关于7606的浮点数处理，在fpga中的实现方法
请问以下思路是否可行：
读取AD7606的时序部分用verilog实现，读到的数据所做的处理(如，浮点数处理)用hls实现后转换为verilog语言，再用verilog语言将hls的功能module结合，最终打包为1个自定义的IP；

作者: uisrc 时间: 2020-2-28 20:14
应该可行

作者: 黑暗鼠标 时间: 2020-6-12 14:03
读取AD7606的时序部分用verilog实现，福彩3D 上海快3 北京快3读到的数据所做的处理(如，浮点数处理)用hls实现后转换为verilog语言，再用verilog语言将hls的功能module结合，最终打包为1个自定义的IP

作者: gentlebreeze5 时间: 2020-9-10 14:46
不一定要浮点处理，直接在fpga中进行定点处理即可

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