[米联客-XILINX-H3_CZ08_7100] FPGA_图像入门连载-5FPGA 实现图像 log 对数变换

​ 软件版本：VIVADO2021.1
操作系统：WIN10 64bit
硬件平台：适用 XILINX A7/K7/Z7/ZU/KU 系列 FPGA
实验平台：米联客-MLK-H3-CZ08-7100开发板
板卡获取平台：https://milianke.tmall.com/
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1 图像对数变换算法简介

对数变换可以将图像的低灰度值部分扩展，显示出低灰度部分更多的细节，将其高灰度值部分压缩，减少高灰 度值部分的细节，从而达到强调图像低灰度部分的目的。

图像对数变换一般公式为：

g = c*log(1 + f)

其中 c 为常数系数，f 为像素值范围 0~255。

如图所示，对数曲线在像素值较低的区域斜率较大，像素值较高的区域斜率比较低，所以图像经过对数变换之 后，在较暗的区域对比度将得到提升，因而能增强图像暗部的细节。

2 设计分析

2.1Matlab代码分析

源代码如下：

1. clear;clear all;clc;
   
2. 
   
3. % g = c*log(1 + f)  
   
4. 
   
5. num = 256;
   
6. 
   
7. f = [0:1:255];
   
8. 
   
9. c =40;
   
10. 
    
11. g = c*log(1+f);
    
12. 
    
13. %=================================================================
    
14. fid = fopen('log_para_256.coe','w');
    
15. 
    
16. fprintf(fid,'memory_initialization_radix = 10;\n');
    
17. fprintf(fid,'memory_initialization_vector =\n');
    
18. 
    
19. for n = 1:num
    
20.         log(n) = round(g(n));
    
21. end
    
22. 
    
23. for n = 1: num - 1
    
24.     fprintf(fid,'%d, \n',log(n));
    
25. end
    
26. 
    
27. fprintf(fid,'%d;',log(256));
    
28. fclose(fid);
    
29. 
    
30. %=================================================================
    
31. fid1 = fopen('../src/image_rom_log_para.v','w');
    
32. 
    
33. fprintf(fid1,'module image_rom_log_para\n');
    
34. fprintf(fid1,'(\n');
    
35. fprintf(fid1,'        input                    clka,\n');
    
36. fprintf(fid1,'        input                [7:0]        addra,\n');
    
37. fprintf(fid1,'        input                                ena,\n');
    
38. fprintf(fid1,'        output                [7:0]        douta\n');
    
39. fprintf(fid1,');\n');
    
40. fprintf(fid1,'reg [7:0] DATA;\n');
    
41. fprintf(fid1,'assign        douta = DATA;\n');
    
42. fprintf(fid1,'always@(*)\n');
    
43. fprintf(fid1,'begin\n');
    
44. fprintf(fid1,'        case(addra)\n');
    
45. 
    
46. for n = 1:num
    
47.         log(n) = round(g(n));
    
48. end
    
49. 
    
50. for n = 1: num
    
51.     fprintf(fid1,'%d : DATA <= %d; \n',n-1,log(n));
    
52. end
    
53. fprintf(fid1,'         default:   DATA<= 0;\n');
    
54. fprintf(fid1,'        endcase\n');
    
55. fprintf(fid1,'end\n');
    
56. fprintf(fid1,'endmodule\n');
    
57. fclose(fid1);
    
58. %=================================================================
    
59. 
    
60. hold on
    
61. plot(f);
    
62. plot(g);
    
63. legend('f','log g');
    
64. hold off

复制代码

2.2Verilog代码分析

由于提前使用 matlab 计算好了log 系数，这里代码很简单直接查表就行。

1. //同步输出使能信号
   
2. assign o_hs = i_hsyn; assign o_vs = i_vsyn; assign o_en = i_en;
   
3. 
   
4. image_rom_log_para u  i  r (
   
5. .clka(i_clk              ),
   
6. .addra      (i_r          ),
   
7. .ena (1'b1                ),
   
8. .douta      (o_r         )
   
9. );
   
10. 
    
11. image_rom_log_para u_i_g (
    
12. .clka(i_clk              ),
    
13. .addra      (i_g         ),
    
14. .ena (1'b1                ),
    
15. .douta      (o_g        )
    
16. );
    
17. 
    
18. image_rom_log_para u  i  b (
    
19. .clka(i_clk              ),
    
20. .addra      (i_g         ),
    
21. .ena (1'b1                ),
    
22. .douta      (o_b        )
    
23. );

复制代码

3 工程结构分析

4 仿真及结果

4.1Matlab实验结果

4.2Modelsim实验结果

5 搭建 Vitis-sdk 工程

创建 soc_base  sdk  platform  和 APP  工程的过程不再重复，可以阅读 3-3-01_sdk_base_app。以下给出创建好 soc_base sdk platform 的截图和对应工程 APP 的截图。

5.1 创建 SDKPlatform工程

5.2SDKAPP工程

6 硬件连接

硬件连接如图所示：

7 上板实验结果

实验结果如图所示：

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