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vivado里怎样引用 设计好的system.bd中设计好的IP中的端口(引脚)?

文档创建者:liuzq
浏览次数:6215
最后更新:2020-06-12
悬赏1积分未解决
我想在vivado创建工程后自动生成的system_wrapper.v中加如下的verilog hdl代码:

/////////////////
reg gpio_tri_o_0_reg

always@(posedge FCLK_CLK0)
   begin
       if(!peripheral_aresetn)
           gpio_tri_o_0_reg <1'b0;
       else
           gpio_tri_o_0_reg <=gpio_tri_o_0;
    end
////////////////////

其中,FCLK_CLK0,peripheral_aresetn,gpio_tri_o_0都是 设计好的板图system.bd中zynq7 processing system 和process system reset和axi gpio这3个IP上的端口,

但综合时出现错误: "FCLK_CLK0,peripheral_aresetn,gpio_tri_o_0没定义",
请教下:vivado里的verilog hdl语句中"怎样使用已经设计好的板图(system.bd)中的端口?谢谢


发表评论已发布 3

白猫警督

发表于 2018-12-10 22:25:22 | 显示全部楼层

CTRL+T,externd the port.
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全世界

发表于 2019-8-18 22:04:36 | 显示全部楼层

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黑暗鼠标

发表于 2020-6-12 14:03:10 | 显示全部楼层

其中,FCLK_CLK0,peripheral_aresetn,gpio_tri_o_0都是 设计好的板图福彩3D 上海快3 北京快3system.bd中zynq7 processing system 和process system reset和axi gpio这3个IP上的端口,

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