Vivado Block Design中如何更改IP的默认值

在学习例程过程中，发现例程在Block Design中的IP设定值（部分）与该IP默认值不一致，请问该如何操作来改变默认值?
以MZ7035FB板卡中CH27_DMA_PL_LWIP为例，其中IP---Processor System Reset所设定的值与IP原本默认值不同，如下图所示。

红框后面，有一个auto ，默认就是软件自动判断是高电平还是低电平的，一般情况是采用高电平复位ext_rest_in

msxbo 发表于 2019-9-5 10:12
红框后面，有一个auto ，默认就是软件自动判断是高电平还是低电平的，一般情况是采用高电平复位ext_rest_in ...

IP的版本相同，出现的界面为何有差异呢

例子应该是0才对，默认就是0，你再看下例子，如果不是0的告诉我你下载的什么开发板的，哪一个例子。

msxbo 发表于 2019-9-5 10:37
例子应该是0才对，默认就是0，你再看下例子，如果不是0的告诉我你下载的什么开发板的，哪一个例子。

例程中ExtReset Logic Level设定值是0，且连接的信号为ZYNQ中的FCLK_RESET0_N

所以0才是对的，除非你自定义的复位信号，对于XILINX自己的IP 这个复位它会自动识别为0或者1的，但是如果你自己的IP它可能无法自动识别，这个时候才是需要你手动设置的。

msxbo 发表于 2019-9-5 11:07
所以0才是对的，除非你自定义的复位信号，对于XILINX自己的IP 这个复位它会自动识别为0或者1的，但是如果你 ...

那现在我的理解是，ExtReset Logic Level这个信号如果直接连接ZYNQ的FCLK_RESET0_N，选择默认值Ext Reset Logic Level（auto）1就可以了，可以不考虑其是否必须设为0。是这样吧？

auto是0不是1

BD工程创建完成后，validate看下，是否自动变为0

msxbo 发表于 2019-9-5 11:23
BD工程创建完成后，validate看下，是否自动变为0

现在Validate Design后ExtReset Logic Level（auto）变为了0