S03《CH02 AXI_DMA_PL_PS》部分，示例运行有误

刚开始
根据视频重新搭建工程，SDK运行时，没有读出传输速度。
后来直接打开示例工程，加载sdk运行之后依旧没有传输的速度

，如图。

这是什么原因导致的？是Verilog程序的原因，没有将数据写入S_AXI_tdata是吗？
我在根据这个例子，按老师要使用VDMA实现PL_PS之间的数据传输时，搭建好IP之后，自动生成的顶层文件里面，

S_AXI_tdata是wire型，并不是示例代码里的reg型，即使将修改成reg，在产生比特流文件时会产生一个“[Synth 8-4485]引脚M_AXIS_tready连接到多驱动网络，其他驱动器是常量”的错误，请问是Verilog代码导致的吗？