软件版本：VIVADO2021.1
操作系统：WIN10 64bit
硬件平台：适用 XILINX A7/K7/Z7/ZU/KU 系列 FPGA
实验平台：米联客-MLK-H3-CZ08-7100开发板
板卡获取平台：https://milianke.tmall.com/
登录“米联客”FPGA社区 http://www.uisrc.com 视频课程、答疑解惑！
1概述对于ZYNQ SOC或者Ultrascale+ MPSOC都有PS DDR，通常来说PS DDR可以用于运行PS部分的程序，也可以用于PL 和PS之间的数据交互。 FDMA是米联客的基于AXI4总线协议定制的一个DMA控制器，该控制器既可以用于PL DDR的访问，也可以用于PS DDR的访问。FDMA IP CORE 已经广泛应用于ZYNQ SOC/Artix7/Kintex7 FPGA,同样适用于ultrascale/ultrascale+系列FPGA/SOC。 uiFDMA2.0/3.0新增特性： 1:支持多个FDMA IP同时挂带AXI-interconnect总线，同时工作 2:支持自动计算计算AXI-Burst长度(自动计算的最大长度为256)，使用起来非常简单，只需要给出需要burst的长度。 本文实验目的： 1:分析FDMA源码，掌握基于FDMA的APP接口实现AXI4-FULL总线接口的访问。 2:掌握自定义总线接口封装方法 3:自定义AXI-FULL-Slave IP用于验证FDMA的工作情况。 2系统框图本系统基于米联客 uiFDMA IP搭建图形化部分FPGA设计，并且编写了访问uiFMA IP的用户逻辑，产生测试数据用以读写测试PS DDR。 为了让PS的DDR可以运行，必须新建一个vitis-sdk工程，这个工程主要是为了初始化PS DDR,我们可以简单新建一个自带的hello工程。
3搭建SOC系统工程详细的搭建过程这里不再重复，对于初学读者如果还不清楚如何创建SOC工程的，请学习“3-1-01米联客2024版ZynqSocSDK入门篇”中第一个工程 “01Vitis Soc开发入门”这个实验。 本文开始不再详细描述图形化工程的搭建过程，对于VIVIADO软件工具使用可以参考前面的相关章节。 3.1Zynq IP PS部分设置本文中的PS设置内容是新增加的配置部分，关于DDR、MIO、CPU时钟等设置请参考“3-1-01米联客2024版ZynqSocSDK入门篇”中第一个工程 “01Vitis Soc开发入门”这个实验。 1:PS复位设置
2:设置PS HP Slave接口
3:设置PL的时钟勾选FCLK_CLK0,设置为200M AXI-Stream到AXI4总线的数据时钟 勾选FCLK_CLK1,设置100M 用户数据时钟 本系统需要2个时钟完成数据方案传输, FCLK_CLK0大于FCLK_CLK1是为了满足AXI-4部分的数据吞吐能力要大于用户写数据速度。
4:ZYNQ IP设置完成后
3.2PL IP设置
1:FDMA IP设置M_AXI_Addr_Width 设置AXI4总线的地址位宽，对于32bit系统设置32，对于64bit系统一般设置64 M_AXI_Data_Width 设置AXI4总线的数据位宽，可以是32bit、64 bit、128 bit M_AXI_ID 设置 AXI4的ID M_AXI_ID_WIDTH 设置ID的位宽
2:AXI-Interconnect IP设置AXI- Interconnect用于AXI-4总线IP之间的互联，具有仲裁功能。设置AXI- Interconnect总线的参数可以提高AXI4总线接口的使用效率。
设置FIFO,可以增加带宽利用率
3.3PL图形编程本文demo中，我们添加了4路AXI-FDMA用以验证FDMA支持多个通路同时使用，并且可以在后续的波形数据中看到FDMA数据接口总线的工作情况。
3.4 FPGA FDMA读写代码分析本文主要介绍FDMA的接口使用，关于更多AXI4总线相关知识可以阅读“3-2-02_axi_bus.pdf” 这个章节，这个章节专讲AXI4总线，其中也详细讲解了FDMA的代码分析。 1:添加代码
上图中在顶层的.v文件中调用了之前的FPGA图形代码，该源码在配套fpga工程的uisrc/rtl路径中，本文中我们修改了默认的system_wrapper.v文件名为system_wrapper_top.v这样的好处是对默认文件和手动修改过的文件加以区分，以免幸苦修改的代码一不小心，被软件自动更新替换掉。 2:读写状态机以下是fdma_test.v中读写fdma ip接口的状态机，由于读写代码对称，对fdma的读写操作可以分为2步完成，分别是：1:发送读/写请求 2:读/写有效数据。
3:FDMA的写时序波形图
fdma_wready设置为1，当fdma_wbusy=0的时候代表FDMA的总线非忙，可以进行一次新的FDMA传输，这个时候可以设置fdma_wreq=1，同时设置fdma burst的起始地址和fdma_wsize本次需要传输的数据大小(以bytes为单位)。当fdma_wvalid=1的时候需要给出有效的数据，写入AXI总线。当最后一个数写完后，fdma_wvalid和fdma_wbusy变为0。 AXI4总线最大的burst lenth是256，而经过封装后，用户接口的fdma_size可以任意大小的，fdma ip内部代码控制每次AXI4总线的Burst长度，这样极大简化了AXI4总线协议的使用。 4:FDMA的读时序波形图
fdma_rready设置为1，当fdma_rbusy=0的时候代表FDMA的总线非忙，可以进行一次新的FDMA传输，这个时候可以设置fdma_rreq=1，同时设置fdma burst的起始地址和fdma_rsize本次需要传输的数据大小(以bytes为单位)。当fdma_rvalid=1的时候需要给出有效的数据，写入AXI总线。当最后一个数写完后，fdma_rvalid和fdma_rbusy变为0。 同样对于AXI4总线的读操作，AXI4总线最大的burst lenth是256，而经过封装后，用户接口的fdma_size可以任意大小的，fdma ip内部代码控制每次AXI4总线的Burst长度，这样极大简化了AXI4总线协议的使用。 5:源码注解以下程序中是fdma读写操作的具体实现，先写入一定数据到DDR中，然后再读出，对比是否有错误，几个关键参数： TEST_MEM_SIZE：定义了测试内从空间的大小，以byte为单位,是整数倍的FDMA_BURST_LEN *(fdma_wdata/8)。 FDMA_BURST_LEN:定义每次FDMA传输的长度，这个长度是整数倍的fdma_wdata或者fdma_rdata。 ADDR_MEM_OFFSET:代码了内从访问的起始地址。 `timescale 1ns / 1ns
module fdma_test#
(
parameter TEST_MEM_SIZE = 32'd536800000,
parameter FDMA_BURST_LEN = 16'd1000,
parameter ADDR_MEM_OFFSET = 1024*1024*50
)
(
input ui_clk,
input fdma_rstn,
output [31: 0] fdma_waddr,
output reg fdma_wareq,
output [15: 0] fdma_wsize,
input fdma_wbusy,
output reg [31:0] fdma_wdata,
input fdma_wvalid,
output fdma_wready,
output [31: 0] fdma_raddr,
output reg fdma_rareq,
output [15: 0] fdma_rsize,
input fdma_rbusy,
input [31:0] fdma_rdata,
input fdma_rvalid,
output fdma_rready
);
parameter WRITE1 = 0;
parameter WRITE2 = 1;
parameter READ1 = 2;
parameter READ2 = 3;
reg [31: 0] fdma_waddr_r;
reg [16 :0] fdma_rcnt = 0;
reg [1 :0] T_S = 0;
assign fdma_waddr = fdma_waddr_r + ADDR_MEM_OFFSET;//设置偏移地址
assign fdma_raddr = fdma_waddr; //读写地址相同
assign fdma_wsize = FDMA_BURST_LEN; //设置 FDMA 控制器一次写 burst 的数据长度
assign fdma_rsize = FDMA_BURST_LEN; //设置 FDMA 控制器一次读 burst 的数据长度
reg [10:0] rst_cnt = 0;
//延迟复位
always @(posedge ui_clk)
if(fdma_rstn == 1'b0)begin
rst_cnt <=0;
end
else begin
if(rst_cnt[10] == 1'b0)
rst_cnt <= rst_cnt + 1'b1;
else
rst_cnt <= rst_cnt;
end
assign fdma_wready = 1'b1; //设置常量 1
assign fdma_rready = 1'b1; //设置常量 1
//FDMA 读写控制器，每次先写后读，读出后对比数据正确性
always @(posedge ui_clk)begin
if(rst_cnt[10] == 1'b0)begin
T_S <=0;
fdma_wareq <= 1'b0;
fdma_rareq <= 1'b0;
fdma_wdata<=0;
fdma_waddr_r <=0;
end
else begin
case(T_S)
WRITE1:begin
if(fdma_waddr_r>TEST_MEM_SIZE) fdma_waddr_r<=0; //超出测试内存范围，重新测试
if(!fdma_wbusy)begin//当 fdma 进入空闲，fdma_wbusy=0，请求写
fdma_wareq <= 1'b1; //设置写请求
fdma_wdata <= 0; //设置初值
end
if(fdma_wareq&&fdma_wbusy)begin//当 fdma 响应请求后，fdma_wbusy=1，进入下一个状态
fdma_wareq <= 1'b0; //清除写请求
T_S <= WRITE2;
end
end
WRITE2:begin
if(!fdma_wbusy) begin//当 fdma 完成请求后，fdma_wbusy=0，进入下一个状态
T_S <= READ1;
fdma_wdata <= 32'd0;
end
else if(fdma_wvalid) begin//当 fdma_wvalid 有效期间必须写入有效数据
fdma_wdata <= fdma_wdata + 1'b1;
end
end
READ1:begin
if(!fdma_rbusy)begin//当 fdma 进入空闲，fdma_rbusy=0，请求读
fdma_rareq <= 1'b1; //设置读请求
fdma_rcnt <= 0; //设置初值
end
if(fdma_rareq&&fdma_rbusy)begin//当 fdma 响应请求后，fdma_rbusy=1，进入下一个状态
fdma_rareq <= 1'b0; //清除读请求
T_S <= READ2;
end
end
READ2:begin
if(!fdma_rbusy) begin//当 fdma 完成请求后，fdma_rbusy=0，进入下一个状态
T_S <= WRITE1;
fdma_rcnt <= 32'd0;
fdma_waddr_r <= fdma_waddr_r + FDMA_BURST_LEN*4; //当本次读写周期完成增加地址，地址以 BYTE 计算
end
else if(fdma_rvalid) begin//当 fdma_rvalid 有效期间读出的数据有效
fdma_rcnt <= fdma_rcnt + 1'b1;
end
end
default:
T_S <= WRITE1;
endcase
end
end
//对比是否有错误数据
wire test_error = ((fdma_rready&&fdma_rvalid) && (fdma_rcnt[15:0] != fdma_rdata[15:0]));
//ila 在线调试核的调用用于观察 fdma 运行的情况
ila_0 ila_dbg (
.clk(ui_clk),
.probe0({fdma_waddr[15:0],fdma_wdata[15:0],fdma_wareq,fdma_wvalid,fdma_wready,fdma_wbusy}),
.probe1({fdma_rdata[15:0],fdma_rcnt[15:0],fdma_rvalid,fdma_rready,fdma_rbusy,T_S,test_error,fdma_rstn})
);
endmodule
|
3.5地址分配
3.6编译并导出平台文件1:单击Block文件à右键àGenerate the Output ProductsàGlobalàGenerate。 2:单击Block文件à右键à Create a HDL wrapper(生成HDL顶层文件)àLet vivado manager wrapper and auto-update(自动更新)。 3:生成Bit文件。 4:导出到硬件: FileàExport HardwareàInclude bitstream 5:导出完成后，对应工程路径的soc_hw路径下有硬件平台文件：system_wrapper.xsa的文件。根据硬件平台文件system_wrapper.xsa来创建需要Platform平台。
4搭建Vitis-sdk工程创建soc_base sdk platform和APP工程的过程不再重复，如果不清楚请参考本章节第一个demo。 4.1创建SDK Platform工程
4.2创建hello APP工程这个程序只是为了让PS DDR可以工作。
5方案演示
5.1硬件准备本实验需要用到 JTAG 下载器、USB 转串口外设，另外需要把核心板上的 2P 模式开关设置到 JTAG 模式，即 ON ON (注意新版本的 MLK-H3-CZ08-7100FC(米联客 7X 系列)，支持 JTAG 模式，对于老版本的核心板，JTAG 调试 的时候一定要拔掉 TF 卡，并且设置模式开关为 OFF OFF) 以下图片中，TF 卡没有使用到
5.2实验结果
启动调试
进入调试后
直接观察内存中的数据
在vivado中打开ila 在线逻辑分析仪观察
可以看到ila核都加载进来了
hw_ila_1运行结果
hw_ila_2运行结果
hw_ila_3运行结果
hw_ila_4运行结果
可以看到所有通道运行正确。
| 
提升卡
置顶卡
沉默卡
喧嚣卡
变色卡
千斤顶
照妖镜
