AXI DMA方式PLPS传输

最近在学习PLPS间数据传输，目前根据你们提供的PLPS DMA传输案例进行了简单更改，发现我的功能用起来有点问题，我目前PL端是去采集AD数据，然后进行FFT运算，FFT运算输出不连续，输出有效位隔一段时间拉高，一段时间拉低，这样循环，然后将这个数据发送到AXI DATA FIFO，通过这个有效位和AXI s_ready去写入FIFO，FIFO采用的是异步时钟，写入25MHz，读取100MHz，现在就是这个s_ready信号和FFT有效位不是同时拉高，导致每次写入的数据数量都不一样，我设计的是DMA每次传输1024个数据，每个位宽32bit。
分析了下，s_ready不应该拉低的，应该一直拉高吧，因为s_ready拉低的条件是FIFO写满，但我读FIFO快于写，不应该满的啊，后面又去抓取FIFO读的时序，感觉两次读之间会隔很久勒，不知道两次读的时间是哪里控制的？目前的问题就是AXI FIFO 这一块的问题。

我画了张时序图，只有S_ready和fft_vaild同时为高时才开始传输数据，这样就有很多可能性，每次s_ready和fft_vaild拉高的位置都可能不一样。