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CH01_AXI_DMA_LOOP 环路测试

文档创建者:ぉ沙皮狗的忧伤
浏览次数:6005
最后更新:2019-09-18
本帖最后由 ぉ沙皮狗的忧伤 于 2019-9-18 19:44 编辑

因为最近需要测试AXI总线进行大数据交互,没有头绪,所以先去根据文档进行AXI_DMA_LOOP环路测试,途中遇到一些问题

先写一下流程:


vivado基本配置:










添加配置芯片过程:

1、先把这8个IP核添加进来,配置等会在做,SSD1306_OLED_ML_V1_0,这个核需要添加文件



添加S03_CH01_AXI_DMA_LOOP核,原始的库里面是没有这个核的,需要自己手动添加过来
MZ702N_CODE目录在原始的资料里面是没有的,需要去百度云下载,将S03_CH01_AXI_DMA_LOOP解压出来


将S03_CH01_AXI_DMA_LOOP目录下Miz_ip_lib文件拷贝到工程目录下


添加IP核




S03_CH01_AXI_DMA_LOOP核就添加成功了




2、具体配核步骤
(1)、配置ZYNQ7 Processing System核














(2)、配置AXI Direct Access (7.1)核


(3)、配置AXI4-Stream DataFIFO(1.1)核
手册上面这个核是1.1的,我在上面找了一下没有1.1只有2.2的应该影响不大


(4)、配置Concat2.2核


(5)、配置ILA(Integrated Logic Analyzer)核



3、连线
先自动连,等会在慢慢调整




Concat连线
mm2s_introut 连接到 In0;
s2mm_introut
dout
连接到 In1;
连接到 IRQ_F2P。






注意:看到这些小绿色的蜘蛛没,直接连接用System ILA的管脚连接是无法连接上的


会再次弹出这个,单击就可以了


最后完成连线,但是很难看,这里突然发现一个好东西,看下图

是不是布局布线好看多了


还是因为不懂得太多了,虚心学习


后续明天更新


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发表评论已发布 1

uisrc

发表于 2019-9-18 22:10:46 | 显示全部楼层

还行吧,图片支持单张复制上传的,发帖效果会比你现在好一些。
越努力越幸运!加油!
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