[米联客-XILINX-H3_CZ08_7100] FPGA_图像入门连载-23FPGA 实现视频水印效果处理

本帖最后由 FPGA课程于 2024-10-22 19:57 编辑

软件版本：VIVADO2021.1
操作系统：WIN10 64bit
硬件平台：适用 XILINX A7/K7/Z7/ZU/KU 系列 FPGA
实验平台：米联客-MLK-H3-CZ08-7100开发板
板卡获取平台：https://milianke.tmall.com/
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1 视频水印效果算法简介

数字图像水印叠加公式为 f=（1-a）f1+aw。原图表示为 f，而水印表示为 w，常熟 a 控制水印和衬底图像的相对可见性。如果 a 为 1，则水印是不透明的，并且衬底完全是暗的；随着 a 接近 0，会逐渐看到更多的衬底图像和更少的水印。视频水印效果就是在实时的视频流中添加特定的图片，就是图片叠加在视频流里。我们可以划定一块区域用于填充水印，把水印图片存储在固定的 RAM 块中，每来一帧图像就刷新一次水印进去。

2 设计分析
2.1Matlab 代码分析

clear;clear all;clc;
row = 720; col = 1280; n = 3;
image_sim_pass = uint8(zeros(row,col,n)); fid = fopen('image_720_ 1280 3 out.txt','r');
for x = 1:row
for y = 1:col
RGB = fscanf(fid,'%s',1);
image_sim_pass(x,y,1) = uint8(hex2dec(RGB(1:2))); image_sim_pass(x,y,2) = uint8(hex2dec(RGB(3:4))); image_sim_pass(x,y,3) = uint8(hex2dec(RGB(5:6)));
end
end
fclose(fid);
image_ 1 = imread('lena_ 1280x720.jpg');
subplot(121);
imshow(image_ 1), title('The original image');
subplot(122);
imshow(image_sim_pass),title('After processing images');
imwrite(image_sim_pass,'lena_720x1280_sim_pass.jpg');

复制代码

2.2Verilog 代码分析

parameter H_ACTIVE = 128; //水印区域宽度
parameter V_ACTIVE = 36; //水印区域高度
parameter BEGIN_X = 1151; //水印起始坐标
parameter BEGIN_Y = 0; //水印起始坐标
reg [10:0] h_cnt;
reg [10:0] v_cnt;
reg [10:0] x_pos;
reg [10:0] y_pos;
reg [12:0] rd_addr;
reg o_de;
reg o_de1;
reg hsyn_d0;
reg vsyn_d0;
reg en_pos_d0;
reg hsyn_d1;
reg vsyn_d1;
reg en_pos_d1;
reg [7:0] r_d;
reg [7:0] g_d;
reg [7:0] b_d;
reg [7:0] r_d1;
reg [7:0] g_d1;
reg [7:0] b_d1;
wire [7:0] r_d0;
wire [7:0] g_d0;
wire [7:0] b_d0;
wire de_d0;//显示区域使能信号
// assign o_r = o_de ? r_d0 : 8'hff;
// assign o_g = o_de ? g_d0 : 8'hff;
// assign o_b = o_de ? b_d0 : 8'hff;
assign o_r = o_de1 ? r_d0 : r_d1;
assign o_g = o_de1 ? g_d0 : g_d1;
assign o_b = o_de1 ? b_d0 : b_d1;
assign o_hs = hsyn_d1;
assign o_vs = vsyn_d1;
assign o_en = en_pos_d1;
assign de_d0 = i_en_pos && (x_pos >= BEGIN_X)&&(x_pos < BEGIN_X + H_ACTIVE)&&
(y_pos >= BEGIN_Y)&&(y_pos < BEGIN_Y + V_ACTIVE) ? 1'b1:1'b0;
//同步输出使能信号
always@(posedge i_clk )
begin
hsyn_d0 <= i_hsyn;
vsyn_d0 <= i_vsyn;
en_pos_d0 <= i_en_pos;
hsyn_d1 <= hsyn_d0;
vsyn_d1 <= vsyn_d0;
en_pos_d1 <= en_pos_d0;
r_d <= i_r;
g_d <= i_g;
b_d <= i_b;
r_d1 <= r_d;
g_d1 <= g_d;
b_d1 <= b_d;
end
//x计数
always@(posedge i_clk or negedge i_rst_n)
begin
if(!i_rst_n)
begin
x_pos <= 11'd0;
end
else if(i_en_pos)
begin
if(x_pos == 1280 - 1'b1)
x_pos <= 11'd0;
else
x_pos <= x_pos + 11'd1;
end
end
//y计数
always@(posedge i_clk or negedge i_rst_n)
begin
if(!i_rst_n)
begin
y_pos <= 11'd0;
end
// else if(x_pos == 1280 - 1'b1)
else if(!i_en_pos && en_pos_d0)
begin
if(y_pos == 720 - 1'b1)
y_pos <= 11'd0;
else
y_pos <= y_pos + 11'd1;
end
end
//显示区域行计数
always@(posedge i_clk or negedge i_rst_n)
begin
if(!i_rst_n)
begin
h_cnt <= 11'd0;
end
else if(de_d0)
begin
if(h_cnt == H_ACTIVE - 1'b1)
h_cnt <= 11'd0;
else
h_cnt <= h_cnt + 11'd1;
end
end
//显示区域场计数
always@(posedge i_clk or negedge i_rst_n)
begin
if(!i_rst_n)
begin
v_cnt <= 11'd0;
end
else if(h_cnt == H_ACTIVE - 1'b1)
begin
if(v_cnt == V_ACTIVE - 1'b1)
v_cnt <= 11'd0;
else
v_cnt <= v_cnt + 11'd1;
end
end
//显示区域存储ROM
image_36_128_rom u_image_buffer
(
.clka (i_clk ),
.ena (o_de ),
.addra (rd_addr ),
.douta ({r_d0,g_d0,b_d0})
);
//读取地址更新
always@(posedge i_clk or negedge i_rst_n)
begin
if(!i_rst_n)
begin
rd_addr <= 'd0;
end
else if(de_d0)
begin
rd_addr <= v_cnt * H_ACTIVE + h_cnt;
end
end

复制代码

2.3 工程结构分析

我们将图像视频水印的模块做成 IP 后，在vivado 中进行工程的搭建，工程结构如图所示：

3 仿真及结果
3.1Matlab 实验结果

3.2Modelsim 实验结果

4 搭建 Vitis-sdk 工程

创建 soc_base sdk platform 和 APP 工程的过程不再重复，可以阅读 3-3-01_sdk_base_app。以下给出创建好 soc_base sdk platform 的截图和对应工程 APP 的截图。

4.1 创建 SDK Platform 工程

4.2SDK APP 工程

5 硬件连接

硬件连接如图所示：

6 上板实验结果

实验结果如图所示：

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