MK7160开发板教程中MIG配置的疑问

按照XILINX FPGA修炼秘籍DDR MIG (AXI4) MK7160FA这个PDF，在Block_design中按照教程配置出来的MIG，clk_ref_i和sys_clk_i两个时钟的频率都是100Mhz,ui_clk的频率为200Mhz,自动连线产生的Processor System Reset 名字带200Mhz，但是在配套的例程中Block_design里的mig的clk_ref_i和sys_clk_i和ui_clk全部为200Mhz,我按照这个MIG的配置在例程中再配置了一个MIG，产生的clk_ref_i和sys_clk_i两个时钟的频率都是100Mhz,ui_clk的频率为200Mhz，与自己新建的工程是一样的结果，并且配套例程中的Processor System Reset 名字为带100Mhz。请问这个是什么问题，vivado采用的就是2017.4版本

这个是配套例程，右侧两个MIG的内部配置一样，但是clk_ref_i和sys_clk_i不同，自动连线的Processor System Reset 为100M。slowest_sync_clk是200M

这个是自己新建的工程，MIG与例程中的设置也是一样的，自动连线产生的Processor System Reset 为200M，slowest_sync_clk是100M

clk_ref_i 必须改为200M的，我们的例子中通过PLL倍频到200M了然后提供给MIG 的sys_clk_i 和ref_clk_i使用